=?ISO-8859-2?Q?Active-HDL_z_FSMem_kto=B6_mo=BFe_u=BFywa=3F?=

Mam taki mały problem, o który zacząłem się rozbijać. Dotyczy
budowania układów w edytorze FSM w Active-HDL'u i ewentualnie
implementacji w narzędziach Synopsysa (FPGA Express).
Może ktoś używa i byłby w stanie służyć radą?
Jeśli nikt się tym nie zajmuje, to nie chcę się niepotrzebnie
rozpisywać :-).

--
> Pozdrawiam
> Bartek
> <kiziuk_at_nospam_alpha.net.pl>
> <kiziuk_at_nospam_it.pw.edu.pl>

type Vect is array (1 to 9) of Integer;
type Ma is array (1 to 8) of Vect;
type Ca is array (1 to 8) of Vect;

Nie zrobisz tego w zadnym ze znanych mi generatorow FSM (lacznie z FPGA
Advantage) -> generatory FSM sa przeznaczone do budowy automatow, ktore ze
swej natury operuja na zmiennych. Mozna to natomiast zrobic za pomoca

-))))). A że są one zorganizowane w bardziej regularne struktury, to

A musisz to opisac grafem w edytorze, czy wystarczy Ci graf, ktory zapiszesz
w VHDL?

Próbowałem zaingerować w wygenerowany już kod, ale FSM przy kompilacji
i tak generuje go bezpośrednio z grafu więc zmiany nie wpływają na
efekt końcowy.

Tak jest niestety we wszystkich znanych mi generatorach FSM. Moze sprobuj
potraktowac wygenerowany opis w VHDL jako plik nowy projektowy (po zmianie
nazwy *.vhd na inna niz FSM) i po zmodyfikowaniu zaimportowac do systemu
projektowego (czego uzywasz docelowo?).

Co do syntezy w FPGA Expresss to będzie chyba problem następny. Nie
mam w domu narzędzi syntezy i implementacji, więc nie jestem w stanie
dokładnie tego w tej chwili sprawdzić. W każdym razie twierdzi, że
oczekiwana jest wartość stała w pętli FOR podczas gdy faktycznie są
tam wartości zadeklarowane jako zmienne. Jednak to może następnym
razem.

Do poslug :)

type Vect is array (1 to 9) of Integer;
type Ma is array (1 to 8) of Vect;
type Ca is array (1 to 8) of Vect;

Nie zrobisz tego w zadnym ze znanych mi generatorow FSM (lacznie z FPGA
Advantage) -> generatory FSM sa przeznaczone do budowy automatow, ktore

swej natury operuja na zmiennych. Mozna to natomiast zrobic za pomoca

Ale ja buduję właśnie automat, który ma opierać się na zmiennych

-))))). A że są one zorganizowane w bardziej regularne struktury, to

chyba taki nieistotny szczególik :-)))))))))))))))))))).

A musisz to opisac grafem w edytorze, czy wystarczy Ci graf, ktory

w VHDL?

[ciach]

Próbowałem zaingerować w wygenerowany już kod, ale FSM przy kompilacji
i tak generuje go bezpośrednio z grafu więc zmiany nie wpływają na
efekt końcowy.

Tak jest niestety we wszystkich znanych mi generatorach FSM. Moze

potraktowac wygenerowany opis w VHDL jako plik nowy projektowy (po

nazwy *.vhd na inna niz FSM) i po zmodyfikowaniu zaimportowac do systemu
projektowego (czego uzywasz docelowo?).

To jest projekt z VHDL'a więc nie ma przymusu, że ma być to koniecznie
w FSMie. Zresztą w tej chwili (właśnie ze względu na ograniczenie
modyfikacji kodu FSMa po jego wygenerowaniu oraz na te nieszczęsne
deklaracje typów zrobione mam tak, że podstawową strukturę programu
wygenerowałem sobie w FSMie, potem skopiowałem kod VHDL'a i wkleiłem
go do pustego projektu, a potem dokonałem w nim dość sporych zmian. W
efekcie otrzymałem tak jakby FSM (automat sekwencyjny) ale bez samego
grafu, który sobie ślicznie działa.
Problem jest nieco innej natury. Ze względu na realizowaną w tym
automacie funkcję (wyznaczanie klik grafu) planuję włączenie tego
projektu do mojej pracy dyplomowej. A ponieważ pracujący na FSMie
automat fajnie wygląda (skacze sobie aktywny wierzchołek po grafie)
więc mój wykładowca od techniki cyfrowej stwierdził, że możnaby
obrazowo pokazać komisji, jak taki automat sobie działa :-).

No ale jeśli się nie da, to nie mam się co martwić :-). Jak wyżej
napisałem, ten graf jest raczej sugestią mojego wykładowcy (która jest
dla mnie tym wiążąca, że u niego ten projekt muszę zaliczyć).
Po prostu będzie trzeba wydrukować graf (żeby zachować obrazowość) i
dołączyć go do pracy oraz dołączyć sam program (ten działający). U
mnie nikt nie zna się na automatach więc nie zwróci uwagi, że w FSMie
nie da się wygenerować deklaracji typów ;-). Zresztą robota jest
zrobiona więc można w pracy napisać, że po prostu program tego nie
umożliwia.

Co do syntezy w FPGA Expresss to będzie chyba problem następny. Nie
mam w domu narzędzi syntezy i implementacji, więc nie jestem w stanie
dokładnie tego w tej chwili sprawdzić. W każdym razie twierdzi, że
oczekiwana jest wartość stała w pętli FOR podczas gdy faktycznie są
tam wartości zadeklarowane jako zmienne. Jednak to może następnym
razem.

Do poslug :)

W tygodniu puszczę jeszcze raz syntezę i zobaczę o co dokładnie
krzyczy.
Pierwotnie używałem zamiast wektora-wektorów macierzy dwuwymiarowej do
składowania danych. Ale ponieważ krzyczał, że nie wspomaga macierzy,
więc zmuszony byłem to przerobić na wektory.
I znowu mój wykładowca twierdzi (tak trochę z humorem), że jeśli układ
działa w trybie funkcjonalnym, to robota jest zrobiona, a o syntezę i
implementację niech martwią się spece od sprzętu :-)))). Ale twierdzi
również, że jakieś parametry czasowe przydałoby się w dyplomie podać.

Jeśli to nie problem, to może przeniesiemy dyskusję na priva?