VHDL - problem ze składnią
Masz problem? Zapytaj na forum elektroda.pl
From: "Radek" <oberix_at_nospam_NOSPAMpoczta.onet.pl>
Subject: VHDL - problem ze składnią
Date: Thu, 30 Jan 2003 15:54:15 +0100
Witam
Mam następujący problem:
Poniższy kod VHDL bez problemu jest kompilowany w programie Active-HDL,
program Model SIM XE 5.5 ( udostepniony przez XILINX) generuje nastepujace
bledy:
-- near "report": expecting: END
--near ";": expecting: GENERATE THEN
komunikaty dotycza linii ktora zawiera polecenie "report"
if (znak /= '>') then
report "blad w pliku wektorow wejsciowych w linii nr: "&
tostring(nr_linia)
severity error;
end if;
Model Sim nie chce wogóle tego kodu kompilowac, (tostring jest to funkcja
ktora przerabia typ integer na string, "znak" jest typu character)
Nie mam pojecia dlaczego tak sie dzieje.
Dlaczego dwa kompilatory VHDL działąją inaczej??
Załaczam pozdrowiania
Radek
From: "Piotr Zbysinski, EP \(H\)" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: VHDL - problem ze składnią
Date: Thu, 30 Jan 2003 19:35:00 +0100
Mam następujący problem:
Poniższy kod VHDL bez problemu jest kompilowany w programie
Active-HDL,
program Model SIM XE 5.5 ( udostepniony przez XILINX) generuje nastepujace
bledy:
-- near "report": expecting: END
--near ";": expecting: GENERATE THEN
komunikaty dotycza linii ktora zawiera polecenie "report"
if (znak /= '>') then
report "blad w pliku wektorow wejsciowych w linii nr: "&
tostring(nr_linia)
severity error;
end if;
Model Sim nie chce wogóle tego kodu kompilowac, (tostring jest to funkcja
ktora przerabia typ integer na string, "znak" jest typu character)
Nie mam pojecia dlaczego tak sie dzieje.
Dlaczego dwa kompilatory VHDL działąją inaczej??
Z tego samego powodu, z ktorego rozne kompilatory C dzialaja odmiennie. Nie
wierz w przenosnosc opisow VHDL! Oprocz klopotow ze skladnia wystepuja
powazne problemy z zachowaniem synteza VHDL robiona za pomoca roznych
narzedzi - wyniki moga sie roznic o kilkadziesiat procent (zarowno jesli
chodzi o szybkosc dzialania ukladu, jak i wymagane zasoby logiczne)!
Pzdr
PZb
From: "Piotr Zbysinski, EP \(H\)" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: VHDL - problem ze składnią
Date: Thu, 30 Jan 2003 19:38:03 +0100
Mam następujący problem:
Poniższy kod VHDL bez problemu jest kompilowany w programie
Active-HDL,
program Model SIM XE 5.5 ( udostepniony przez XILINX) generuje nastepujace
bledy:
-- near "report": expecting: END
--near ";": expecting: GENERATE THEN
komunikaty dotycza linii ktora zawiera polecenie "report"
if (znak /= '>') then
report "blad w pliku wektorow wejsciowych w linii nr: "&
tostring(nr_linia)
severity error;
end if;
Model Sim nie chce wogóle tego kodu kompilowac, (tostring jest to funkcja
ktora przerabia typ integer na string, "znak" jest typu character)
Nie mam pojecia dlaczego tak sie dzieje.
....swoja droga nie mozna nazwac Model SIMa i AHDLa kompilatorami. Sa to
przeciez symulatory!
Pzdr
PZb
From: Andrzej Ekiert <reply_at_nospam_to.invalid>
Subject: Re: VHDL - problem ze =?ISO-8859-2?Q?sk=B3adni=B1?=
Date: Fri, 31 Jan 2003 10:12:18 +0100
Radek wrote:
if (znak /= '>') then
report "blad w pliku wektorow wejsciowych w linii nr: "&
tostring(nr_linia)
severity error;
end if;
Model Sim nie chce wogóle tego kodu kompilowac
Spróbuj:
assert (znak = '>')
report "cokolwiek"
severity error;
From: "Bart" <kosinskib_at_nospam_hotmail.com>
Subject: Re: VHDL - problem ze składnią
Date: Sat, 1 Feb 2003 16:52:04 +0100
Spróbuj:
assert (znak = '>')
report "cokolwiek"
severity error;
Ja to jeszcze w process wrzucam, bo nieraz mi sie to tez nie chcialo
kompilowac. Ale zazwyczaj dzialalo.
Pozdrawiam
Bartek