Re: Uklady ALTERA-y ...



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_chall.ifj.edu.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Tue, 18 Jul 2000 13:50:49 +0200




Adam Polus wrote:

czesc,

mam pytanie do osob wprawionych:
jak i czy w ogole mozliwe jest zaprogramowanie bramki tryjstanowej TRI
miedzy dwoma wewnetrznymi ukladami logicznymi a nie podloczanie go do
BIDIR pina?

jak to ewentualnie obejsc?


nie jestem pewien, czy dokladnie rozumiem problem, ale ...

Altera nie ma 'w srodku' tristate bus, takie kombinacje, jakkolwiek
mozliwe do narysowania i tak kompilator przerobi na
multiplexer, wiec moze od razu zrobic to samemu ?


UWAGA: AHDL, VHDL i Verilog sa mi narazie obce!!

a mnie rysowanie w MaxPlus ... :)


Pozdrawiam,
Howkins

JA

Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Wed, 19 Jul 2000 00:03:51 GMT


nie jestem pewien, czy dokladnie rozumiem problem, ale ...

Altera nie ma 'w srodku' tristate bus, takie kombinacje, jakkolwiek
mozliwe do narysowania i tak kompilator przerobi na
multiplexer, wiec moze od razu zrobic to samemu ?

Autor postu chyba sam nie wie o co mu chodzi wiec dyskusja wydaje sie byc o
niczym :-)
Nie raczyl nawet wypowiedziec sie na zadane mu pomocnicze pytania ...

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Thu, 20 Jul 2000 00:11:59 GMT


Juliusz wrote:

nie jestem pewien, czy dokladnie rozumiem problem, ale ...

Altera nie ma 'w srodku' tristate bus, takie kombinacje, jakkolwiek
mozliwe do narysowania i tak kompilator przerobi na
multiplexer, wiec moze od razu zrobic to samemu ?

Autor postu chyba sam nie wie o co mu chodzi wiec dyskusja wydaje sie byc o
niczym :-)
Nie raczyl nawet wypowiedziec sie na zadane mu pomocnicze pytania ...

Juliusz

Gdybys zlamal choc raz swoje VHDL-owsie zasady i zobaczy co probowelem
kompilowec, to od razu dal bys odpowiedz taka jak dal PAN JA (krotko i
konkretnie z pelnym zrozumieniem problemu)

Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Thu, 20 Jul 2000 00:17:21 GMT


JA wrote:

Adam Polus wrote:

czesc,

mam pytanie do osob wprawionych:
jak i czy w ogole mozliwe jest zaprogramowanie bramki tryjstanowej TRI
miedzy dwoma wewnetrznymi ukladami logicznymi a nie podloczanie go do
BIDIR pina?

jak to ewentualnie obejsc?

nie jestem pewien, czy dokladnie rozumiem problem, ale ...

dokladnie i dobrze

Altera nie ma 'w srodku' tristate bus, takie kombinacje, jakkolwiek
mozliwe do narysowania i tak kompilator przerobi na
multiplexer, wiec moze od razu zrobic to samemu ?

i teraz wszystko w temacie

UWAGA: AHDL, VHDL i Verilog sa mi narazie obce!!

a mnie rysowanie w MaxPlus ... :)

Czyli wszyscy mamy sie jeszcze czego uczyc :-)))))))

JA
Tak na konie w woli zakonczenie:
Czy dobrze rozumie: ogromna ilosc baramek logicznych (w porownaniu z
iloscia wejsc i przerzutnikow) sluzy do uzalezniania sygnalow w
interesujacy nas sposob (nie baczac na to ze z TTL-owsiego punktu
widzenia jest to nadmierne wykorzystywanie bramek) aby na wyjsci miec
zamiezone funkcje?

Pozdrawiam,
Howkins

Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Thu, 20 Jul 2000 03:45:43 GMT



Tak na konie w woli zakonczenie:
Czy dobrze rozumie: ogromna ilosc baramek logicznych (w porownaniu z
iloscia wejsc i przerzutnikow) sluzy do uzalezniania sygnalow w
interesujacy nas sposob (nie baczac na to ze z TTL-owsiego punktu
widzenia jest to nadmierne wykorzystywanie bramek) aby na wyjsci miec
zamiezone funkcje?

Polus ! Zadalem wam pytanie ! Co do cholery chcecie zrobic ? Juz wam
powiedzielismy, ze wewnatrz ukladu nie ma pojecia trojstanowosci. Do
problemu podchodzicie z innej strony niz rysowanie schematu na bramkach.
PRZECZYTAJCIE Polus wasze poprzednie posty, piszecie jak potluczony ! I
przestancie wysylac tego samego posta w kolko. Zapanujcie nad programem do
newsow i czytajcie co sie do was mowi !

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Fri, 21 Jul 2000 23:59:39 GMT


Juliusz wrote:

Tak na konie w woli zakonczenie:
Czy dobrze rozumie: ogromna ilosc baramek logicznych (w porownaniu z
iloscia wejsc i przerzutnikow) sluzy do uzalezniania sygnalow w
interesujacy nas sposob (nie baczac na to ze z TTL-owsiego punktu
widzenia jest to nadmierne wykorzystywanie bramek) aby na wyjsci miec
zamiezone funkcje?

Polus ! Zadalem wam pytanie ! Co do cholery chcecie zrobic ?

Szukaj na koncu! Jesli wciaz PAN jest zainteresowany napisaniem kawalka
kodu mage przeslac bardziej szczegolowe dane.

Juz wam powiedzielismy, ze wewnatrz ukladu nie ma pojecia trojstanowosci.

Ta informacje pochodza od Pana JA i bardzo dziekuje.

Do problemu podchodzicie z innej strony niz rysowanie schematu na bramkach.

Tylko ze graficzny sposob przedstawienia projektu w Max+PlusII polega na
narysowaniu schematu na BRAMKACH. Powoli zaczynam dochodzic do wniosku
ze: nigdy PAN nie robil graficznie, a ja jescze nie pisalem w VHDL
(zaznaczylem w pierwszym poscie).(sa i beda problemy z dogadaniem sie)

PRZECZYTAJCIE Polus wasze poprzednie posty, piszecie jak potluczony !

Nie tak do konca, choc NIE z mojej winy (ale jadnak z mego kompa) poszla
nadmierna ilosc postow i teraz to tak wyglada.
Przepraszam!!!!!!

I przestancie wysylac tego samego posta w kolko.

Dla spokoju wszystkich. PRZEPRASZAM.

Zapanujcie nad programem do newsow i czytajcie co sie do was mowi !

Zrobione (przeczytane)

***************
Moj projekt pierwszy "programator AT80c2051 z LPT na kosci
EPM7064STC44-5 z mozliwoscia odczytania zawartosci uP" a drugi to "uklad
uruchomieniowy na DS80c390 z rozszerzeniem ilosci portow na dwoch
EPM7064STC44-5 oraz EPM7064SLC84-5 miedzy pam_prog i pam_danych (obie po
32k) powinny byc programowalne z LPT (tez podlaczone do 7064SLC84-5".

Wszystkie kosci z drugiego projektu sa juz gotowe (pokompilowane ze
SCHEMATOW) i wlozone do obodow. Tak ze tu raczej juz nie potrzebuje
pomocy.

Pierwszy projekt tez juz zakonczony ale z okrojonymi funkcjami i
tragicznie wlozony do obudowy (na hama). Tutaj potrzebowal bym
ewentualnej pomocy.


Juliusz



Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Sat, 22 Jul 2000 00:00:13 GMT


Juliusz wrote:

Tak na konie w woli zakonczenie:
Czy dobrze rozumie: ogromna ilosc baramek logicznych (w porownaniu z
iloscia wejsc i przerzutnikow) sluzy do uzalezniania sygnalow w
interesujacy nas sposob (nie baczac na to ze z TTL-owsiego punktu
widzenia jest to nadmierne wykorzystywanie bramek) aby na wyjsci miec
zamiezone funkcje?

Polus ! Zadalem wam pytanie ! Co do cholery chcecie zrobic ?

Szukaj na koncu! Jesli wciaz PAN jest zainteresowany napisaniem kawalka
kodu mage przeslac bardziej szczegolowe dane.

Juz wam powiedzielismy, ze wewnatrz ukladu nie ma pojecia trojstanowosci.

Ta informacje pochodza od Pana JA i bardzo dziekuje.

Do problemu podchodzicie z innej strony niz rysowanie schematu na bramkach.

Tylko ze graficzny sposob przedstawienia projektu w Max+PlusII polega na
narysowaniu schematu na BRAMKACH. Powoli zaczynam dochodzic do wniosku
ze: nigdy PAN nie robil graficznie, a ja jescze nie pisalem w VHDL
(zaznaczylem w pierwszym poscie).(sa i beda problemy z dogadaniem sie)

PRZECZYTAJCIE Polus wasze poprzednie posty, piszecie jak potluczony !

Nie tak do konca, choc NIE z mojej winy (ale jadnak z mego kompa) poszla
nadmierna ilosc postow i teraz to tak wyglada.
Przepraszam!!!!!!

I przestancie wysylac tego samego posta w kolko.

Dla spokoju wszystkich. PRZEPRASZAM.

Zapanujcie nad programem do newsow i czytajcie co sie do was mowi !

Zrobione (przeczytane)

***************
Moj projekt pierwszy "programator AT80c2051 z LPT na kosci
EPM7064STC44-5 z mozliwoscia odczytania zawartosci uP" a drugi to "uklad
uruchomieniowy na DS80c390 z rozszerzeniem ilosci portow na dwoch
EPM7064STC44-5 oraz EPM7064SLC84-5 miedzy pam_prog i pam_danych (obie po
32k) powinny byc programowalne z LPT (tez podlaczone do 7064SLC84-5".

Wszystkie kosci z drugiego projektu sa juz gotowe (pokompilowane ze
SCHEMATOW) i wlozone do obodow. Tak ze tu raczej juz nie potrzebuje
pomocy.

Pierwszy projekt tez juz zakonczony ale z okrojonymi funkcjami i
tragicznie wlozony do obudowy (na hama). Tutaj potrzebowal bym
ewentualnej pomocy.


Juliusz

Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Sat, 22 Jul 2000 12:46:52 GMT


***************
Moj projekt pierwszy "programator AT80c2051 z LPT na kosci
EPM7064STC44-5 z mozliwoscia odczytania zawartosci uP" a drugi to "uklad
uruchomieniowy na DS80c390 z rozszerzeniem ilosci portow na dwoch
EPM7064STC44-5 oraz EPM7064SLC84-5 miedzy pam_prog i pam_danych (obie po
32k) powinny byc programowalne z LPT (tez podlaczone do 7064SLC84-5".


Przeciez programator przez LPT nie potrzebuje zadnej somplikowanej
logiki.... po co ci uklad programowalny do tego ? :-)

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Sat, 22 Jul 2000 14:00:50 GMT



"Juliusz" <jul_at_nospam_fom.pl> wrote in message
news:0Jge5.32827$pD2.675285_at_nospam_news.tpnet.pl...
***************
Moj projekt pierwszy "programator AT80c2051 z LPT na kosci
EPM7064STC44-5 z mozliwoscia odczytania zawartosci uP" a drugi to "uklad
uruchomieniowy na DS80c390 z rozszerzeniem ilosci portow na dwoch
EPM7064STC44-5 oraz EPM7064SLC84-5 miedzy pam_prog i pam_danych (obie po
32k) powinny byc programowalne z LPT (tez podlaczone do 7064SLC84-5".


Zastosowanie skomplikowanych ukladow PLD nie ma sensu. No oczywiscie jesli
chcesz np. zrobic autonomiczny programato, ktory raz zaladujesz kodem i
dalej chcesz zwolnic LPT komputera, to ma sens. Powiedzmy chcesz
zaprogramowac 100 scalakow, a nie chce ci sie klikac mysza czy masz co
innego do roboty na komputerze. W programatorze dasz sobie przycisk
programuj, wsadzisz nowy scalak, wcisniesz klawisz i diody LED zasygnalizuja
ci, ze mozesz programowac nastepna kostke. Z odczytem to samo, wsadzasz
procek, czytasz go do jakiejs pamieci w programatorze i pozniej bardzo
szybko sobie wysysasz portem LPT.

W kazdym innym przypadku nie ma logicznego wytlumaczenia do tych dzialan. Te
kilka trojstanowych pinow P3.2..P3.7, ustawianie RST na 0, 1 lub +12, XTAL1
jako incremet i P3.1 jako ACK(busy) zalatwisz dwoma TTL-ami, jakims
tranzystorem i drobna galanteria.

I tak caly proces programowanie bedzie sterowany przez LPT i oprogramowanie.
Nie ma wiec sensu zeby robic to podwojnie, zadnego sensu.

Hehe czytam sobie wlasnie Atmel uC data book :-))))) Strona 4-3 "Using a
Personal Computer to Program the AT89C....". Dwie strony dalej jest schemat
programatora, przerysowal sobie to jakos do max-plusa nie majac zielonego
pojecia jak to dziala :-))))))) Obawiam sie, ze kolega Polus zupelnie nie ma
pojecia o niczym, chcial sobie wsadzic te zatrzaski w PLD, tylko nie wie o
jednym, ze 1 latch zabiera 1 makrocele, co najmniej ! :-) i tym sposobem
wyladuje w kosciach 128 Mcell albo lepiej.

Ja proponuje zamknac ta strone databooka i cofnac sie co C2051 i zerknac w
timingi programowania. jest tam opis jak chlop krowie.

Zreszta jak sie nie dowiemy czemu akurat PLD ma tu siedziec i czemu sobie to
tak wykombinowal to nie pomozemy :-)

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Sun, 23 Jul 2000 23:43:19 GMT


Juliusz wrote:

"Juliusz" <jul_at_nospam_fom.pl> wrote in message
news:0Jge5.32827$pD2.675285_at_nospam_news.tpnet.pl...
***************
Moj projekt pierwszy "programator AT80c2051 z LPT na kosci
EPM7064STC44-5 z mozliwoscia odczytania zawartosci uP" a drugi to "uklad
uruchomieniowy na DS80c390 z rozszerzeniem ilosci portow na dwoch
EPM7064STC44-5 oraz EPM7064SLC84-5 miedzy pam_prog i pam_danych (obie po
32k) powinny byc programowalne z LPT (tez podlaczone do 7064SLC84-5".

PIERWSZY POMYSL NA PROGRAMATOR?
Zastosowanie skomplikowanych ukladow PLD nie ma sensu. No oczywiscie jesli
chcesz np. zrobic autonomiczny programato, ktory raz zaladujesz kodem i
dalej chcesz zwolnic LPT komputera, to ma sens. Powiedzmy chcesz
zaprogramowac 100 scalakow, a nie chce ci sie klikac mysza czy masz co
innego do roboty na komputerze. W programatorze dasz sobie przycisk
programuj, wsadzisz nowy scalak, wcisniesz klawisz i diody LED zasygnalizuja
ci, ze mozesz programowac nastepna kostke. Z odczytem to samo, wsadzasz
procek, czytasz go do jakiejs pamieci w programatorze i pozniej bardzo
szybko sobie wysysasz portem LPT.

DRUGI POMYSL NA PROGRAMATOR?
W kazdym innym przypadku nie ma logicznego wytlumaczenia do tych dzialan.
Te kilka trojstanowych pinow P3.2..P3.7, ustawianie RST na 0, 1 lub +12, XTAL1
jako incremet i P3.1 jako ACK(busy) zalatwisz dwoma TTL-ami, jakims
tranzystorem i drobna galanteria.
I tak caly proces programowanie bedzie sterowany przez LPT i oprogramowanie.
Nie ma wiec sensu zeby robic to podwojnie, zadnego sensu.

OBA SIE WYKLUCZAJA!!!!
PIERWSZY: MA DZIALAC PO ODLACZENIU OD LPT (pewnie na EPM7064STC44 i bez
pamiaci [bo przeciarz nikt o niej nie mowil] zrobisz, czarodziej!!)
DRUGI: NAGLE JAKIES STEROWANIE LPT (to co chcesz olac LPT czyli obnizamy
poprzeczke tych czarow, ale szkoda!!!)
A TO CO ZA CHLAM, JUZ DRUGI POMYSL W TYM POSCIE!

DALEJ MI SZKODA SLOW!!!!!!!!!!

Hehe czytam sobie wlasnie Atmel uC data book :-))))) Strona 4-3 "Using a
Personal Computer to Program the AT89C....". Dwie strony dalej jest schemat
programatora, przerysowal sobie to jakos do max-plusa nie majac zielonego
pojecia jak to dziala :-))))))) Obawiam sie, ze kolega Polus zupelnie nie ma
pojecia o niczym, chcial sobie wsadzic te zatrzaski w PLD, tylko nie wie o
jednym, ze 1 latch zabiera 1 makrocele, co najmniej ! :-) i tym sposobem
wyladuje w kosciach 128 Mcell albo lepiej.

JAKO ZE "KOLEGA" (zeby nie napisac prawdy co mysle) MNIE WKO*WIL I TO
TAK BARDZO, JESTEM GOTOWY PRZESLAC OSOBOM ZAINTERESOAWNYM TEN NIBY
"SKOPIOWANY" Z Atmel uC DATA BOOK SCHEMAT ORAZ PCB DO NIEGO (OBA PLIKI
OCZYWISCIE Z BIBLIOTEKO FOOTPRINTOW I SCHEMATOWYCH ELEMENTOW DO PROTELA)
ORAZ GOTOWY SCHEMAT (PLIK *.GDF I RESZTE PLIKOW DO MaxPlusa, KTORE
PRZECHODZA KOMPILACJE) CELEM UDOWODNIENIA ZE POWYZSZE SLOWA NAPISANE
PRZEZ juliusz SA OSZERSTWEM NIE WSPOMINAJAC O HAMSTWIE.

A CO DO LOGIKI pana juliusa TO: JAKO ZE pan KLAMIE (BO TYLKO TO MOZE
WYNIKAC Z PRZESLANYCH PLIKOW) TERAZ [CZYLI SKLAMAL JUZ RAZ] NIE MA
PROBLEMU ZEBY KTOS Z WAS TEZ ZOSTAL PRZEZ NIEGO OKLAMANY OCZERNIONY
i.t.d.

Ja proponuje zamknac ta strone databooka i cofnac sie co C2051 i zerknac w
timingi programowania. jest tam opis jak chlop krowie.

SZKODA SLOW!!!

Zreszta jak sie nie dowiemy czemu akurat PLD ma tu siedziec i czemu sobie to
tak wykombinowal to nie pomozemy :-)

PISZ pan ZA SIEBIE, A GROZBY SIE WYSTRASZYLEM ZE MALO ZYLETKA SOBIE NIE
CIOLEM ZYL.

Juliusz


Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Mon, 24 Jul 2000 05:41:44 GMT



"Adam Polus" <howkins_at_nospam_kki.net.pl> wrote in message
news:397A39D8.551CA4BF_at_nospam_kki.net.pl...
Juliusz wrote:

Polus przeciez ty jestes cwiercinteligentem :-) Odpowiadajac na pytania nie
potrafisz sie skupic i odpowiadasz nie na temat :-) Pytasz o cos, stale
"odgrazasz" sie schematem, ze wyslesz nam, a jakos nie wyslales :-)))) Znowu
zadalem ci kilka prostych pytan i mijasz sie z odpowiedzia. Zadalem ci
proste pytanie, po co ci PLD do programatora prockow 1051 czy podobnych ?
Przeciez to nie ma sensu co wyprawiasz. Zapytalem cie o koncepcje, a ty
wypisujesz potok slow bez ladu i skladu :-)

Przeczytaj wlasne zlowa:-) nawet nie potrafisz zebrac mysli :-)

Piszesz, ze jestes gotowy podeslac schemat i pcb z footprintami tego niby
skopiowanego programatorka zeby udowodnic, ze nie mam racji. No to czemu
dawno go nie wyslales ? Przeciez czekamy na to zeby wyrazic swoja opinie :-)
A czy ty wiesz, ze CPLD sie najpierw projektuje z pinami w stanie
"floating", pozniej sie robi schemat koncowy dopiero pod to co wygenerowal
kompilator ? Wiesz o tym polglowku ? :-) Myslisz, ze sobie tak polaczysz jak
chcesz i fitter ci to dopasuje ? Ja nie sadze :-) Wiesz, ze PCB sie robi na
samym koncu ?

Aha i ja nie klamie :-) Staram sie odpowiedziec na pytania, na ktore ty nie
potrafisz nam odpowiedziec :-)


Zreszta przeczytaj wlasna odpowiedz na ostatnie zdanie:-)

Zreszta jak sie nie dowiemy czemu akurat PLD ma tu siedziec i czemu sobie
to
tak wykombinowal to nie pomozemy :-)

PISZ pan ZA SIEBIE, A GROZBY SIE WYSTRASZYLEM ZE MALO ZYLETKA SOBIE NIE
CIOLEM ZYL.

Howkins vel Polus jestescie polglowkiem odpornym na wiedze, na dodatek z
zadatkami choroby Altzheimera :-) Proponuje kupic w aptece lecytyne i
Geriavit Farmacon :-)

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Tue, 25 Jul 2000 11:13:05 GMT


6,
Dalej szkoda strzepic jezyk i stukac w klawiature!

Juliusz wrote:

Piszesz, ze jestes gotowy podeslac schemat i pcb z footprintami tego niby
skopiowanego programatorka zeby udowodnic, ze nie mam racji. No to czemu
dawno go nie wyslales ? Przeciez czekamy na to zeby wyrazic swoja opinie :-)

Juliusz

Nie trzeszcz po dostales!

Pozdrawiam mistrza,
Howkins



Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Tue, 25 Jul 2000 11:55:06 GMT


Nie trzeszcz po dostales!

Pozdrawiam mistrza,
Howkins

I tak nie mam Altery, to nie naciesze sie tym widokiem :-) Natomias schemat
udalo mi sie zobaczyc :-) Na razie widze tylko, ze wszystkie nozki CPLD sa
podlaczone do czego sie dalo ale dalej nie rozumiem idei zastosowania CPLD.
Chyba, ze napiszesz jak wg. ciebie to ma dzialac. Prosilem cie o schemat i o
opis jak to ma dzialac twoim zdaniem. Te pliki Altery mi nie potrzebne
zbytnio..

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Sun, 23 Jul 2000 23:43:17 GMT


Juliusz wrote:

***************
Moj projekt pierwszy "programator AT80c2051 z LPT na kosci
EPM7064STC44-5 z mozliwoscia odczytania zawartosci uP" a drugi to "uklad
uruchomieniowy na DS80c390 z rozszerzeniem ilosci portow na dwoch
EPM7064STC44-5 oraz EPM7064SLC84-5 miedzy pam_prog i pam_danych (obie po
32k) powinny byc programowalne z LPT (tez podlaczone do 7064SLC84-5".

Przeciez programator przez LPT nie potrzebuje zadnej somplikowanej
logiki.... po co ci uklad programowalny do tego ? :-)

SZKODA MI JUZ SLOW NA CIEBIE.

NAUKA, SLOWO I ZJAWISKO ZUPELNIE OBCE!!!!!!!!!!?????????

Juliusz



Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_chall.ifj.edu.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Thu, 20 Jul 2000 12:11:37 +0200




Adam Polus wrote:


UWAGA: AHDL, VHDL i Verilog sa mi narazie obce!!

a mnie rysowanie w MaxPlus ... :)

Czyli wszyscy mamy sie jeszcze czego uczyc :-)))))))

niech Pan zacznie czym predzej,
jakkolwiek ciagle wielu projektantow, zwlaszcza starszej
daty, korzysta ze 'schematics entry' jest to mniej efektywna
metoda definiowania modelu;
a jesli mysli Pan o pracy w tej dziedzinie, to caly swiat szuka
inzynierow znajacych VHDL lub Verilog, robota prawie ze
lezy na ulicy [choc wciaz glownie poza Polska];


Tak na konie w woli zakonczenie:
Czy dobrze rozumie: ogromna ilosc baramek logicznych (w porownaniu z
iloscia wejsc i przerzutnikow) sluzy do uzalezniania sygnalow w
interesujacy nas sposob (nie baczac na to ze z TTL-owsiego punktu
widzenia jest to nadmierne wykorzystywanie bramek) aby na wyjsci miec
zamiezone funkcje?

nie ma Pan zdolnosci jasnego formulowania pytan ... :)
co Pan rozumie przez 'nadmierne wykorzystanie bramek' ?


stosunek piny/bramki w ukladach FPGA wynika z tego, ze
technologia umozliwia 'upchniecie' okolo 1 miliona bramek
w chip'ie, natomiast klopotliwe jest zrobienie kosci
z tysiacami nozek, nie zapominajac przy tym o pozniejszych
trudnosciach z montazem;

poza tym ten stosunek w miare dobrze odpowiada dzisiejszym
wymaganiom inzynierskim, skomplikowane algorytmy obrobki
sygnalow cyfrowych zuzywaja mnostwo logiki, do doprowadzenia
tych sygnalow i wyprowadzenia wynikow wystarczy kilkaset
pinow;


Pozdrawiam,
Howkins

JA

Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Fri, 21 Jul 2000 23:59:42 GMT


JA wrote:

Adam Polus wrote:

UWAGA: AHDL, VHDL i Verilog sa mi narazie obce!!

a mnie rysowanie w MaxPlus ... :)

Czyli wszyscy mamy sie jeszcze czego uczyc :-)))))))

niech Pan zacznie czym predzej,
jakkolwiek ciagle wielu projektantow, zwlaszcza starszej
daty, korzysta ze 'schematics entry' jest to mniej efektywna
metoda definiowania modelu;
a jesli mysli Pan o pracy w tej dziedzinie, to caly swiat szuka
inzynierow znajacych VHDL lub Verilog, robota prawie ze
lezy na ulicy [choc wciaz glownie poza Polska];

Dokladnie takie same inforamcje posiadam i wlasnie dlatego staram sie
czegos dowiedziec i nauczyc. Warszawska firma JAWI ostatnio przeslala mi
CD z ESPERAN-em (Altera Master-Class) jest to dlamnie pierwszy kontakt z
nauka VHDL & Veriloga (nie liczac seminarium Xillinxa).
Staram sie i bardzo dziekuje za motywacje do dalszego dzialania.

Tak na konie w woli zakonczenie:
Czy dobrze rozumie: ogromna ilosc baramek logicznych (w porownaniu z
iloscia wejsc i przerzutnikow) sluzy do uzalezniania sygnalow w
interesujacy nas sposob (nie baczac na to ze z TTL-owsiego punktu
widzenia jest to nadmierne wykorzystywanie bramek) aby na wyjsci miec
zamiezone funkcje?

nie ma Pan zdolnosci jasnego formulowania pytan ... :)

Szkoda, zawsze bylem przekonany ze tak. :-)))

co Pan rozumie przez 'nadmierne wykorzystanie bramek' ?

'Nadmierne wykorzystanie bramek' - rozumowanie jeszcze (jak to nazywa
Pan Juliusz) od strony projektow na TTL. Aby zrobic taki projekt jak na
Alterze jednak skladajac go na kosciach 74.. (z dokladnym odwzorowaniem
schematu z pliku graficznego *.gdf z MaxaPlus..) okazal by sie obwodem
sklabajacym sie z setek kosci. (gdzie czesc bylaby zbedna innaczej
nadmierna, o co w sprawny sposob dba kompilator MaxPlusa)

CHYBA MUSIALBY JUZ SKONCZYC Z TYM TTL-owskim ROZUMOWANIEM.

stosunek piny/bramki w ukladach FPGA wynika z tego, ze
technologia umozliwia 'upchniecie' okolo 1 miliona bramek
w chip'ie, natomiast klopotliwe jest zrobienie kosci
z tysiacami nozek, nie zapominajac przy tym o pozniejszych
trudnosciach z montazem;

poza tym ten stosunek w miare dobrze odpowiada dzisiejszym
wymaganiom inzynierskim, skomplikowane algorytmy obrobki
sygnalow cyfrowych zuzywaja mnostwo logiki, do doprowadzenia
tych sygnalow i wyprowadzenia wynikow wystarczy kilkaset
pinow;

Zgadzam sie w pelni.

Z powarzaniem pozdrawiam,
Adam Polus



Poprzedni Następny
Wiadomość
Spis treści
From: Adam Polus <howkins_at_nospam_kki.net.pl>
Subject: Re: Uklady ALTERA-y ...
Date: Sat, 22 Jul 2000 00:00:20 GMT


JA wrote:

Adam Polus wrote:

UWAGA: AHDL, VHDL i Verilog sa mi narazie obce!!

a mnie rysowanie w MaxPlus ... :)

Czyli wszyscy mamy sie jeszcze czego uczyc :-)))))))

niech Pan zacznie czym predzej,
jakkolwiek ciagle wielu projektantow, zwlaszcza starszej
daty, korzysta ze 'schematics entry' jest to mniej efektywna
metoda definiowania modelu;
a jesli mysli Pan o pracy w tej dziedzinie, to caly swiat szuka
inzynierow znajacych VHDL lub Verilog, robota prawie ze
lezy na ulicy [choc wciaz glownie poza Polska];

Dokladnie takie same inforamcje posiadam i wlasnie dlatego staram sie
czegos dowiedziec i nauczyc. Warszawska firma JAWI ostatnio przeslala mi
CD z ESPERAN-em (Altera Master-Class) jest to dlamnie pierwszy kontakt z
nauka VHDL & Veriloga (nie liczac seminarium Xillinxa).
Staram sie i bardzo dziekuje za motywacje do dalszego dzialania.

Tak na konie w woli zakonczenie:
Czy dobrze rozumie: ogromna ilosc baramek logicznych (w porownaniu z
iloscia wejsc i przerzutnikow) sluzy do uzalezniania sygnalow w
interesujacy nas sposob (nie baczac na to ze z TTL-owsiego punktu
widzenia jest to nadmierne wykorzystywanie bramek) aby na wyjsci miec
zamiezone funkcje?

nie ma Pan zdolnosci jasnego formulowania pytan ... :)

Szkoda, zawsze bylem przekonany ze tak. :-)))

co Pan rozumie przez 'nadmierne wykorzystanie bramek' ?

'Nadmierne wykorzystanie bramek' - rozumowanie jeszcze (jak to nazywa
Pan Juliusz) od strony projektow na TTL. Aby zrobic taki projekt jak na
Alterze jednak skladajac go na kosciach 74.. (z dokladnym odwzorowaniem
schematu z pliku graficznego *.gdf z MaxaPlus..) okazal by sie obwodem
sklabajacym sie z setek kosci. (gdzie czesc bylaby zbedna innaczej
nadmierna, o co w sprawny sposob dba kompilator MaxPlusa)

CHYBA MUSIALBY JUZ SKONCZYC Z TYM TTL-owskim ROZUMOWANIEM.

stosunek piny/bramki w ukladach FPGA wynika z tego, ze
technologia umozliwia 'upchniecie' okolo 1 miliona bramek
w chip'ie, natomiast klopotliwe jest zrobienie kosci
z tysiacami nozek, nie zapominajac przy tym o pozniejszych
trudnosciach z montazem;

poza tym ten stosunek w miare dobrze odpowiada dzisiejszym
wymaganiom inzynierskim, skomplikowane algorytmy obrobki
sygnalow cyfrowych zuzywaja mnostwo logiki, do doprowadzenia
tych sygnalow i wyprowadzenia wynikow wystarczy kilkaset
pinow;

Zgadzam sie w pelni.

Z powarzaniem pozdrawiam,
Adam Polus