Przykłady implementacji DPLL w VHDL dla FPGA - szukam inspiracji i materiałów
VHDL DPLL
From: "Camel" <cammelll_at_nospam_poczta.onet.pl>
Subject: VHDL DPLL
Date: Tue, 23 Jul 2002 17:19:22 +0200
Czy ktoś z grupy robił kiedyś DPLL w FPGA?
Aparat matematyczny do tego jest trochę skomplikowany, ale jak ktoś ma
jakieś przykłady (VHDL, AHDL, Verilog), lub linki gdzie można coś takiego
podejrzeć to dzięki z góry.
Camel
From: "Redakcja EP" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: VHDL DPLL
Date: Tue, 23 Jul 2002 17:25:51 +0200
Użytkownik "Camel" <cammelll_at_nospam_poczta.onet.pl> napisał w wiadomości
news:ahjs6a$dj8$1_at_nospam_news.onet.pl...
Czy ktoś z grupy robił kiedyś DPLL w FPGA?
Aparat matematyczny do tego jest trochę skomplikowany, ale jak ktoś ma
jakieś przykłady (VHDL, AHDL, Verilog), lub linki gdzie można coś takiego
podejrzeć to dzięki z góry.
Camel
Co rozumiesz przez DPLL? Chodzi Ci o syntezer czestotliwosci wbudowany w
strukture FPGA (jak np. w Spartanach II), czy standardowy syntezer
czestotliwosci z zewnetrznym generatorem w.cz?
Pzdr
PZb
From: "Camel" <cammelll_at_nospam_poczta.onet.pl>
Subject: Re: VHDL DPLL
Date: Tue, 23 Jul 2002 17:35:23 +0200
Pętla fazowa tylko w wydaniu cyfrowym, mam impuly na wejściu, detektor,jakiś
generator przestrajany o +/- okres szybkiego zegara..itd
Problem z tym, że te impulsy na wejściu przychodzą dosyć nierównomiernie,
ale długookresowo są równe częstotliwości f1. Najtrudniej zbudować bloczek
zastepujacy filtr dolnoprzepustowy, sterujacy tym generatorem.
Wszystko ma się mieścić w FPGA, bez żadnych elementów zewnętrznych.
Camel
From: "Redakcja EP" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: VHDL DPLL
Date: Tue, 23 Jul 2002 19:33:57 +0200
Użytkownik "Camel" <cammelll_at_nospam_poczta.onet.pl> napisał w wiadomości
news:ahjt4c$fnh$1_at_nospam_news.onet.pl...
Pętla fazowa tylko w wydaniu cyfrowym, mam impuly na wejściu,
detektor,jakiś
generator przestrajany o +/- okres szybkiego zegara..itd
Problem z tym, że te impulsy na wejściu przychodzą dosyć nierównomiernie,
ale długookresowo są równe częstotliwości f1. Najtrudniej zbudować
bloczek
zastepujacy filtr dolnoprzepustowy, sterujacy tym generatorem.
Wszystko ma się mieścić w FPGA, bez żadnych elementów zewnętrznych.
To musisz szukac algorytmow dla DSP i przekladac na VHDL. Nie spotkalme
niczego podobnego w praktyce.
Nie ma jednak sposobu na zintegrowanie w FPGA kompletnego generatora
przestrajanego (w sensie: "dla petli fazowej").
Pzdr
PZb
Camel
From: jfox_at_nospam_poczta.onet.pl (J.F.)
Subject: Re: VHDL DPLL
Date: Tue, 23 Jul 2002 20:14:31 GMT
On Tue, 23 Jul 2002 17:35:23 +0200, Camel wrote:
Pętla fazowa tylko w wydaniu cyfrowym, mam impuly na wejściu, detektor,jakiś
generator przestrajany o +/- okres szybkiego zegara..itd
Problem z tym, że te impulsy na wejściu przychodzą dosyć nierównomiernie,
ale długookresowo są równe częstotliwości f1. Najtrudniej zbudować bloczek
zastepujacy filtr dolnoprzepustowy, sterujacy tym generatorem.
Wszystko ma się mieścić w FPGA, bez żadnych elementów zewnętrznych.
Aparat matematyczny jest moze i skomplikowany, ale sama konstrukcja
zazwyczaj prosta.
a) detektor - poszukaj takiego na dwoch przerzutnikach D.
choc taki na bramce XOR tez dziala - ale impulsy na wejsciu
powinny byc dlugie, no i faze przesuwa o 90 deg.
b) generator ... no coz - albo zrobisz ustawialny podzielnik
[teretycznie jest to VCO nieliniowe, bo f(U)~1/U], albo jak
w DDS - rejestr ~12-40 bitow, i sumator ktory co zegar doda
zadana liczbe. Najstarszy bit jest wyjsciem generatora.
c) filtr ... jest w sumie prosta operacja matematyczna na
owej "zadanej liczbie" powyzej. Powinien byc typu
proporcjonalno-calkowego. Pytanie do ciebie czy musza
byc zadawalne wspolczynniki, czy mozesz sobie raz dobrac
ilosc bitow..
J.
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: VHDL DPLL
Date: Wed, 24 Jul 2002 15:12:20 +0200
Pętla fazowa tylko w wydaniu cyfrowym, mam impuly na wejściu, detektor,jakiś
generator przestrajany o +/- okres szybkiego zegara..itd
Problem z tym, że te impulsy na wejściu przychodzą dosyć nierównomiernie,
ale długookresowo są równe częstotliwości f1. Najtrudniej zbudować bloczek
zastepujacy filtr dolnoprzepustowy, sterujacy tym generatorem.
Wszystko ma się mieścić w FPGA, bez żadnych elementów zewnętrznych.
To bierzesz zewn. clock, do tego wstawic ALTDPLL czy ALTCLKLOCK czy siakos tak
(na tym kompie nie mam Quartusa) i juz. Wsadzic potem do jakiejs altery.
jerry
From: "megaraptor" <megaraptor_at_nospam_wp.pl>
Subject: Re: VHDL DPLL
Date: Tue, 23 Jul 2002 19:40:14 +0200
Czy ktoś z grupy robił kiedyś DPLL w FPGA?
Aparat matematyczny do tego jest trochę skomplikowany, ale jak ktoś ma
jakieś przykłady (VHDL, AHDL, Verilog), lub linki gdzie można coś takiego
podejrzeć to dzięki z góry.
A może lepiej DDS ?
Pzdr
D.D.