Problem symulacja Foundation 2.1i



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Następny
Wiadomość
Spis treści
From: "Paweł Ratajczak" <prataj_at_nospam_et.put.poznan.pl>
Subject: Problem symulacja Foundation 2.1i
Date: Fri, 11 Aug 2000 20:25:55 GMT


Hey grupowicze

Mam pewien schemat w pakiecie Foundation Express 2.1i Xilinx'a
prz symulacji tego schematu wszytsko jest OK i prawidlowo.
Jednak po stworzeniu dla tego samego schematu symbolu tylko
z wejsciami i wyjsciami symulacja daje inne wyniki niz poprzednia tego
samego schematu. Dodam ze na wyjsciu jest szyna 32bit uzyskana
z polaczenia 4 szyn 8bit, szyna ta ma mozliwosc wchodzenia w wysoka
impedancje zaleznosci od sterowania sygnalem (enable). Jak jest zablokowana
jest OK, ale w momencie gdy jest aktywna na wyjsciu sa bzdury nie zgadzajace
sie z danymi na szynach 8bit.
Układ laczenia zrealizowalem w VHDL'u nastepujaco:

entity Join_4 x8bit is
port (
CLK: in STD_LOGIC;
Enable: in STD_LOGIC;
A: in STD_LOGIC_VECTOR (7 downto 0);
B: in STD_LOGIC_VECTOR (7 downto 0);
C: in STD_LOGIC_VECTOR (7 downto 0);
D: in STD_LOGIC_VECTOR (7 downto 0);
E: out STD_LOGIC_VECTOR (31 downto 0)
);
end Join_4 x8bit;

architecture Join_4 x8bit_arch of Join_4 x8bit is
begin
process (CLK,enable)
begin
if enable='0' then
E<="ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ";
elsif (CLK'event and CLK = '1') then
E <= A & B & C & D;
end if;
end process;
end Join_4 x8bit_arch;

Czy ktos wie moze o co chodzi z tym ze sie wali? Ja czuje sie
wyglupiony a symulacje pewnych schematow musze przedstawic
na obronie magisterki.
Najchetniej walcie na priva.
Z gory dzieki

--
Pozdrawiam

Pawel Ratajczak




Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_mail.desy.de>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 02:40:39 +0100




"Paweł Ratajczak" wrote:

Hey grupowicze

Mam pewien schemat w pakiecie Foundation Express 2.1i Xilinx'a




zupelnie nie znam Fundacji, ale
sprobuj tak:



LIBRARY ieee;
USE ieee.std_logic_1164.all;

entity Join_4 x8bit is port
(
CLK: in STD_LOGIC;
Enable: in STD_LOGIC;
A: in STD_LOGIC_VECTOR (7 downto 0);
B: in STD_LOGIC_VECTOR (7 downto 0);
C: in STD_LOGIC_VECTOR (7 downto 0);
D: in STD_LOGIC_VECTOR (7 downto 0);
E: out STD_LOGIC_VECTOR (31 downto 0)
);
end Join_4 x8bit;

architecture Join_4 x8bit_arch of Join_4 x8bit is

signal join : std_logic_vector (31 downto 0);

begin

process (CLK)
begin
if (CLK'event and CLK = '1') then
join <= A & B & C & D;
end if;
end process;

process (enable,join)
begin
if (enable = '1') then
E <= join;
else
E <= (others => 'Z');
end if;
end process;

end Join_4 x8bit_arch;


--===============================

JA

Poprzedni Następny
Wiadomość
Spis treści
From: "Paweł Ratajczak" <prataj_at_nospam_et.put.poznan.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 11:44:12 GMT



"JA" <andr_at_nospam_mail.desy.de> wrote in message
news:3994AB17.74C586D1_at_nospam_mail.desy.de...
[...]
zupelnie nie znam Fundacji, ale
sprobuj tak:

[...]

JA

Dzieki za kod, ale nie wiem dlaczego mialby dzialac inaczej niz moj bez
tego sygnalu wewnatrz. Ja jestem sredni z VHDL'a ale prawie identycznie
generuje
kod Logic Blocks Xilinx'a ja tylko zastapilem jego reset swoim enable i
tyle.
Wasze kody (Twoj i Juliusza) dzialaja identycznie z moim przy symulacji
na samym schemacie, a po zaszyciu schematu w symbolu jest taka sama kaszana
na
wyjsciach jak u mnie ( same XXXX - forcing unknown ).
Czy umieszczajac schemat we wnetrzu symbolu jest wymagane aby aby nazwy
wyprowadzen nazywaly sie tak samo jak dolaczane do nich wyjscia elementów,
sygnalow i szyn? Chodzi mi oczywiscie o pakiet Foundtion Express 2.1i + SP6.

--
Pozdrawiam

Pawel Ratajczak




Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 11:56:26 GMT


Dzieki za kod, ale nie wiem dlaczego mialby dzialac inaczej niz moj bez
tego sygnalu wewnatrz. Ja jestem sredni z VHDL'a ale prawie identycznie
generuje
kod Logic Blocks Xilinx'a ja tylko zastapilem jego reset swoim enable i
tyle.
Wasze kody (Twoj i Juliusza) dzialaja identycznie z moim przy symulacji
na samym schemacie, a po zaszyciu schematu w symbolu jest taka sama
kaszana
na
wyjsciach jak u mnie ( same XXXX - forcing unknown ).
Czy umieszczajac schemat we wnetrzu symbolu jest wymagane aby aby nazwy
wyprowadzen nazywaly sie tak samo jak dolaczane do nich wyjscia elementów,
sygnalow i szyn? Chodzi mi oczywiscie o pakiet Foundtion Express 2.1i +
SP6.


Najpierw ustalmy co robisz :-) W jaki sposob umieszczasz (to) w symbolu i w
jakim symbolu ? Czego ? Czy rysujesz schemat i pod symbole podkladasz
kawalki kodu w VHDL ?

Moze by to tak napisac wszystko w VHDL ?

Pokaz reszte to zerkniemy co sie da zrobic... I opisz koniecznie jak to ma
dzialac jako calosc..

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: "Paweł Ratajczak" <prataj_at_nospam_et.put.poznan.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Mon, 14 Aug 2000 08:04:19 GMT



"Juliusz" <jul_at_nospam_fom.pl> wrote in message
news:KXal5.15554$FO3.398945_at_nospam_news.tpnet.pl...
Najpierw ustalmy co robisz :-) W jaki sposob umieszczasz (to) w symbolu i
w
jakim symbolu ? Czego ? Czy rysujesz schemat i pod symbole podkladasz
kawalki kodu w VHDL ?

Moze by to tak napisac wszystko w VHDL ?

Pokaz reszte to zerkniemy co sie da zrobic... I opisz koniecznie jak to ma
dzialac jako calosc..

Juliusz


Juz dwa razy wysylam posta z attch'em i nic nie dochodzi nie wiem dlaczego?
Jesli pozowilsz wysle cos Ci na priva.

--
Pozdrawiam

Pawel Ratajczak




Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Mon, 14 Aug 2000 10:44:27 GMT


Juz dwa razy wysylam posta z attch'em i nic nie dochodzi nie wiem
dlaczego?
Jesli pozowilsz wysle cos Ci na priva.

Wyslij, wyslij, bo zalacznikow nie da sie wyslac na newsy. Pewnie to
wylaczyli..

J.




Poprzedni Następny
Wiadomość
Spis treści
From: "Paweł Ratajczak" <prataj_at_nospam_et.put.poznan.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Mon, 14 Aug 2000 10:56:18 GMT



"Juliusz" <jul_at_nospam_fom.pl> wrote in message
news:f4Ql5.19067$FO3.475053_at_nospam_news.tpnet.pl...
Wyslij, wyslij, bo zalacznikow nie da sie wyslac na newsy. Pewnie to
wylaczyli..


OK. Wysylam.


--
Pozdrawiam

Pawel Ratajczak




Poprzedni Następny
Wiadomość
Spis treści
From: "Paweł Ratajczak" <prataj_at_nospam_et.put.poznan.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Mon, 14 Aug 2000 12:28:02 GMT



"Juliusz" <jul_at_nospam_fom.pl> wrote in message
news:f4Ql5.19067$FO3.475053_at_nospam_news.tpnet.pl...

Wyslij, wyslij, bo zalacznikow nie da sie wyslac na newsy. Pewnie to
wylaczyli..

J.


Korzystasz moze z dobrodziejstw ICQ, jesli tak mozesz mi podac numer?


--
Pozdrawiam

Pawel Ratajczak




Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 12:07:07 GMT


Czy umieszczajac schemat we wnetrzu symbolu jest wymagane aby aby nazwy
wyprowadzen nazywaly sie tak samo jak dolaczane do nich wyjscia elementów,
sygnalow i szyn?

Nigdy tego tak nie robilem. Staram sie zawsze wszystko wepchnac w jedna
kostke, napisac testbencha i w symulatorze zapuscic jako calosc. Ale jest
pewne, ze to co masz jako nazwy pinow to musi sie zgadzac i na schemacie i w
kodzie, przynajmniej tak mi sie wydaje. Nigdy schematu nie rysuje w
kawalkach a jedynie schemat calego urzadzenia i jesli sa nawet jakies
sccalaki dookola to opisuje sobie ich zachowanie i mozliwe stany. Zazwyczaj
jak po kilkunastodniowej symulacji i poprawkach jesem przekonany, ze timingi
sie zgadzaja z tym co chce osiagnac to w ukladzie dziala od pierwszego razu.

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_mail.desy.de>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 14:31:17 +0100




"Paweł Ratajczak" wrote:



Dzieki za kod, ale nie wiem dlaczego mialby dzialac inaczej niz moj bez
tego sygnalu wewnatrz. Ja jestem sredni z VHDL'a ale prawie identycznie
generuje kod Logic Blocks Xilinx'a ja tylko zastapilem jego reset swoim
enable i tyle.

za wiele Ci chyba nie pomoge, bo moim zdaniem masz klopoty
z narzedziem, a nie z VHDL, a fundacji jak mowilem nie znam wcale;

nie mozesz sobie tak bezkarnie zamienic reset na enable,
napisany proces generuje po prostu FF [flip-flop], a nie ma
FF tri state, interpretacja tego, cos napisal zalezy od
kompilatora, jedne pewnie sobie z tym poradza, same domyslajac
sie co autor ma na mysli, inne nie,

moja i Juliusza zmiana mowi wprost kompilatorowi, ze ma zrobic
FF i polaczyc go do bufora tri state, i tak to nalezy napisac,
by byc w zgodzie z zasadami sztuki;

Wasze kody (Twoj i Juliusza) dzialaja identycznie z moim przy symulacji
na samym schemacie, a po zaszyciu schematu w symbolu jest taka sama kaszana
na wyjsciach jak u mnie ( same XXXX - forcing unknown ).

domyslam sie, ze z kodu w VHDL zrobiles symbol i gdzies na szczycie
hierarchii laczysz ten symbol z innym - i moim zdaniem tu robisz
jakis durny blad, bo sam kod jest ok;

Czy umieszczajac schemat we wnetrzu symbolu jest wymagane aby aby nazwy
wyprowadzen nazywaly sie tak samo jak dolaczane do nich wyjscia elementów,
sygnalow i szyn? Chodzi mi oczywiscie o pakiet Foundtion Express 2.1i + SP6.

niestety, nie mam zadnych doswiadczen z fundacja [czego szczerze zaluje :(]


Pawel Ratajczak

JA

Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 13:17:18 GMT


moja i Juliusza zmiana mowi wprost kompilatorowi, ze ma zrobic
FF i polaczyc go do bufora tri state, i tak to nalezy napisac,
by byc w zgodzie z zasadami sztuki;


A co mi jeszcze przyszlo do glowy ... jeslli te 4 wektory 8 bitowe sa
zupelnie asynchroniczne, czyli pojawiaja sie jakos przypadkowo na wejsciach
tego procesu CLK to beda jeszcze dodatkowe jaja. Czasem zbocze CLK bedzie
cie oklamywac i jesli nie zostanie zachowany twoj wlasny timing, nazwujmy go
powiedzmy A or B or C or D data setup to clk'event to beda ci sie robic
glupoty :-) Popatrz w raport po kompilacji ile nanosekund masz czasu. jesli
nie mozesz przewidziec tego i wiesz, ze gwalcisz wlasny timing to musisz
poswiecic jeden cykl zegara i zrobic takie cos:

if clk'event and clk='1' then
A <= A_TMP
B <= B_TMP
C <= B_TMP
D <= B_TMP
end if

Jesli to za duzo czasu to zrob clk='0' ale wtedy musisz pamietac, zeby
taktowac zegarem o odpowiednim duty cycle do twoich wymagan. Nie zawsze
kazdy scalak pozwala uzyc tego samego wejscia clk na obu zboczach wiec
zewnetrznie polacz 2 wejscia zegarowe i nazwij sobie jeden clk_inv
powiedzmy...

Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_mail.desy.de>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 15:29:21 +0100





"Paweł Ratajczak" wrote:



Wasze kody (Twoj i Juliusza) dzialaja identycznie z moim
przy symulacji na samym schemacie, a po zaszyciu schematu
w symbolu jest taka sama kaszana na
wyjsciach jak u mnie ( same XXXX - forcing unknown ).

Pawel Ratajczak



przyszly mi do glowy jeszcze takie uwagi:

czy aby nie symulujesz kodu VHDL funkcjonalnie,
po czym robisz te swoje sztuczki z symbolami,
synteze i robisz symulacje post synthesis ?

wyjscia 'XXXX' pojawiaja sie zwykle, gdy wejscie
jest 'Z' badz 'X', albo masz setup/hold time
violation;


JA

Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 10:19:46 GMT



"Paweł Ratajczak" <prataj_at_nospam_et.put.poznan.pl> wrote in message
news:njZk5.14392$FO3.375234_at_nospam_news.tpnet.pl...
Hey grupowicze

Mam pewien schemat w pakiecie Foundation Express 2.1i Xilinx'a
prz symulacji tego schematu wszytsko jest OK i prawidlowo.
Jednak po stworzeniu dla tego samego schematu symbolu tylko
z wejsciami i wyjsciami symulacja daje inne wyniki niz poprzednia tego
samego schematu. Dodam ze na wyjsciu jest szyna 32bit uzyskana
z polaczenia 4 szyn 8bit, szyna ta ma mozliwosc wchodzenia w wysoka
impedancje zaleznosci od sterowania sygnalem (enable). Jak jest
zablokowana
jest OK, ale w momencie gdy jest aktywna na wyjsciu sa bzdury nie
zgadzajace
sie z danymi na szynach 8bit.

Jesli koniecznie to ENABLE ma byc asynchroniczne (celowo) to powinno to
wygladac tak. Tracisz co prawda troche logiki.

library ieee;
use ieee.std_logic_1164.all;

entity Join_4 x8bit is
port (
CLK: in STD_LOGIC;
Enable: in STD_LOGIC;
A: in STD_LOGIC_VECTOR (7 downto 0);
B: in STD_LOGIC_VECTOR (7 downto 0);
C: in STD_LOGIC_VECTOR (7 downto 0);
D: in STD_LOGIC_VECTOR (7 downto 0);
E: out STD_LOGIC_VECTOR (31 downto 0)
);
end Join_4 x8bit;

architecture Join_4 x8bit_arch of Join_4 x8bit is

signal temp :std_logic_vector(31 downto 0);

begin

E <= temp when enable = '0' else (others=>'Z');

process (CLK)
begin
if (CLK'event and CLK = '1') then
temp <= A & B & C & D;
end if;
end process;

end Join_4 x8bit_arch;

--
Juliusz




Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_mail.desy.de>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 13:05:44 +0100




Juliusz wrote:


Jesli koniecznie to ENABLE ma byc asynchroniczne (celowo) to
powinno to wygladac tak. Tracisz co prawda troche logiki.

Juliusz


jaka logike traci ?
reset moze byc synchroniczny,
ale synchroniczne enable ?


JA

Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 11:54:21 GMT




Jesli koniecznie to ENABLE ma byc asynchroniczne (celowo) to
powinno to wygladac tak. Tracisz co prawda troche logiki.

Juliusz


jaka logike traci ?
reset moze byc synchroniczny,
ale synchroniczne enable ?

Ja nie do ciebie to pisalem :-) To nie byla uwaga do twojego postu :-)

J




Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_mail.desy.de>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 15:02:57 +0100




Juliusz wrote:


Ja nie do ciebie to pisalem :-) To nie byla uwaga do twojego postu :-)

J

acha,
rozumiem, ze mam trzymac buzie w ciup ! :)

JA

Poprzedni Następny
Wiadomość
Spis treści
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 13:23:10 GMT


Ja nie do ciebie to pisalem :-) To nie byla uwaga do twojego postu :-)

J

acha,
rozumiem, ze mam trzymac buzie w ciup ! :)

Ja tylko mu zwrocilem uwage, ze myslal sobie tak:

wpisze sobie "ZZZZZZ.." i bedzie mi sterowac tylko wyjsciowa makrocela i nie
zezre logiki. A tu niestety signal .. 31 downto 0 polknie dodatkowe zasoby
niestety :-)




Poprzedni Następny
Wiadomość
Spis treści
From: JA <andr_at_nospam_mail.desy.de>
Subject: Re: Problem symulacja Foundation 2.1i
Date: Sat, 12 Aug 2000 15:49:32 +0100





Juliusz wrote:


Ja tylko mu zwrocilem uwage, ze myslal sobie tak:

wpisze sobie "ZZZZZZ.." i bedzie mi sterowac tylko wyjsciowa
makrocela i nie zezre logiki. A tu niestety signal ..
31 downto 0 polknie dodatkowe zasoby niestety :-)

w przypadku Xilinxa mogl tak myslec, bo te kosci
maja FF w I/O :)

... ale niestety piny IN nie moga wprost sterowac
pinow OUT, to musi przejsc przez logike, czy da ten
signal, czy nie, efekt bedzie ten sam;

roznica jest taka, ze kiepski kompilator bedzie
kombinowal za projektanta [co samo w sobie nie jest zle]
i raz na jakis czas wykombinuje cos innego, niz projektant
chcial - co jest grozne, porzadny kompilator napisze
ostrzezenie, ze cos tu nie gra;


a swoja droga wymagania jak na prace magisterska
raczej skromne ...

JA