vhdl - pomocy - co to za blad?? [code included]
Masz problem? Zapytaj na forum elektroda.pl
From: "5hinka" <anonim99_at_nospam_poczta.wp.pl>
Subject: vhdl - pomocy - co to za blad?? [code included]
Date: Wed, 8 Sep 2004 17:39:12 +0200
mam taki krotki programik:
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY dek_zak2 IS
PORT (Zegar,Jesli11,Jesli13: IN std_logic;
Wyjscie : OUT std_logic);
END;
architecture Behavioral of dek_zak2 is
signal wartosc : integer range -3 to 12;
signal nastepny : integer range -3 to 4;
begin
dek_zak2 : process (Zegar,Jesli11,Jesli13)
begin
if Zegar'event and Zegar = '1' then
if wartosc = 11 then
wartosc <= nastepny;
nastepny <= 0;
else wartosc <= wartosc + 1;
end if;
else
if rising_edge(Jesli11) then
if wartosc < 11 then wartosc <= wartosc + 1;
else nastepny <= nastepny + 1;
end if;
end if;
if rising_edge(Jesli13) then
if wartosc > 0 then wartosc <= wartosc - 1;
else nastepny <= nastepny - 1;
end if;
end if;
end if;
end process dek_zak2;
end architecture;
Check syntax nie wywala zadnych bledow.
Niestety pozniej wyskakuje:
ERROR:Xst:827 - D:/Xilinx/mdek_zak2.vhd line 16: Signal wartosc cannot be
synthesized, bad synchronous description.
??
O co chodzi??
(srodowisko to webpack xilinxa)
Patrzylem na stronie xilinxa ale jakos nie znajduje rozwiazania.
Moze ktos pomoc??
Pozdrowienia
5hinka
========
Path: news-archive.icm.edu.pl!news.gazeta.pl!newsfeed.gazeta.pl!news.internetia.pl!mimuw.edu.pl!news.mimuw.edu.pl!uw.edu.pl!newsgate.cistron.nl!news.tele.dk!news.tele.dk!small.news.tele.dk!newsfeed00.sul.t-online.de!newsfeed01.sul.t-online.de!t-online.de!