Implementacja asynchronicznych zatrzasków w VHDL na FPGA Altera z EPROM/FLASH
Re: FPGA Altery bootujce się z szeregowego EPROM/FLASH
From: J.F. <jfox_nospam_at_nospam_poczta.onet.pl>
Subject: Re: FPGA Altery bootujce się z szeregowego EPROM/FLASH
Date: Tue, 28 Sep 2004 16:58:27 +0200
On Mon, 27 Sep 2004 21:22:51 +0200, jerry1111 wrote:
razy ile razy mam ten moduł... Albo "found one or more latches implemented
as combinational loops" - te są w moim kodzie VHLD w którym mam rzeczywiście
zatrzask napisany tak: if (c_enable = '1') then int_data_out <= data_in;
Muszę się tym ostrzezeniom przyjrzeć bliżej, ale na razie mnie to nieco
przerasta... No bo jak mam napisać inaczej niż to, zatrzask w VHDL??? :-))
if(rising_edge(clk)) then
if(c_enable='1') then
int_data_out<=data_in;
end if;
end if;
Masz wtedy synchronicznie z zegarkiem.
Zasada: jesli nie wiesz co robisz, to nie uzywaj asynchronicznych
konstrukcji :-)
No dobrze, ale co ma robic jesli jednak chce asynchronicznie ?
A zwyklego latcha az sie prosi w wielu wypadkach, w dodatku sporo
kosci ma ograniczona ilosc zegarow..
J.
========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!news.onet.pl!not-for-mai
From: jerry1111 <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl>
Subject: Re: =?ISO-8859-2?Q?FPGA_Altery_bootuj=B9?=
Date: Fri, 01 Oct 2004 20:03:38 +0200
On Tue, 28 Sep 2004 16:58:27 +0200, J.F. <jfox_nospam_at_nospam_poczta.onet.pl>
wrote:
Zasada: jesli nie wiesz co robisz, to nie uzywaj asynchronicznych
konstrukcji :-)
No dobrze, ale co ma robic jesli jednak chce asynchronicznie ?
Musi wiedziec co robi :-)
A zwyklego latcha az sie prosi w wielu wypadkach, w dodatku sporo
kosci ma ograniczona ilosc zegarow..
Generalnie to przejscia pomiedzy domenammi CLK nalezy traktowac
tez jako interfejs asynchroniczny :-(
--
Jerry
========
Path: news-archive.icm.edu.pl!news2.icm.edu.pl!news.pw.edu.pl!not-for-mai