Diagnostyka problemów z uruchamianiem FPGA Altery z pamięci FLASH/EPROM
Re: FPGA Altery bootujšce się z szeregowego EPROM/FLASH
From: J.F. <jfox_nospam_at_nospam_poczta.onet.pl>
Subject: Re: FPGA Altery bootujšce się z szeregowego EPROM/FLASH
Date: Fri, 24 Sep 2004 18:48:44 +0200
On Fri, 24 Sep 2004 10:22:58 -0500, Pszemol wrote:
Zrobiłem ten test o którym pisałeś, Jacku - niestety, zła płyta
z flashem z dobrej pozostała zła. Dobra płyta z flashem ze złej
pozostała dobra... W sumie trudno się dziwić - w końcu zawartość
flasha gdyby się zmieniła bez powodu to byłoby to dosyć dziwne ;-)
Co przekompiluję to system działa dobrze... jestem w stanie
odtworzyć problem tylko wtedy, gdy użyję starej konfiguracji
z flasha na tej własnie płycie... Co jest kuźwa grane?
A nie mozemy z tego wyciagnac wniosku ze kostka uszkodzona ?
J.
========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!news.onet.pl!not-for-mai
From: "Pszemol" <Pszemol_at_nospam_PolBox.com>
Subject: =?iso-8859-2?Q?Re:_FPGA_Altery_bootuj=B9ce_si=EA_z_szeregowego_EPROM/FLASH?=
Date: Fri, 24 Sep 2004 12:39:29 -0500
"J.F." <jfox_nospam_at_nospam_poczta.onet.pl> wrote in message news:noi8l09jlb0crp2kcu9dajocc83m5hb41m_at_nospam_4ax.com...
On Fri, 24 Sep 2004 10:22:58 -0500, Pszemol wrote:
Zrobiłem ten test o którym pisałeś, Jacku - niestety, zła płyta
z flashem z dobrej pozostała zła. Dobra płyta z flashem ze złej
pozostała dobra... W sumie trudno się dziwić - w końcu zawartość
flasha gdyby się zmieniła bez powodu to byłoby to dosyć dziwne ;-)
Co przekompiluję to system działa dobrze... jestem w stanie
odtworzyć problem tylko wtedy, gdy użyję starej konfiguracji
z flasha na tej własnie płycie... Co jest kuźwa grane?
A nie mozemy z tego wyciagnac wniosku ze kostka uszkodzona ?
Jesteś już drugą osobą która twierdzi, że FPGA jest uszkodzone.
Przedstawcie mi rozumowanie które Was prowadzi do tego wniosku...
Czy jeśli programuję TĄ SAMĄ KOSTKĘ z FPGA i działa poprawnie,
to dlaczego miałoby się dziać cokolwiek inaczej gdy sczytuje
info z flasha? Przecież tamta transmisja jest z checksumą itp...
========
Path: news-archive.icm.edu.pl!news.gazeta.pl!newsfeed.pionier.net.pl!pwr.wroc.pl!panorama.wcss.wroc.pl!not-for-mai
From: Bartosz Sarama <qu_asi.mod_at_nospam_wp.pl>
Subject: Re: FPGA Altery =?ISO-8859-2?Q?bootuj=B9ce_si=EA_z_szerego?=
Date: Fri, 24 Sep 2004 22:06:55 +0200
Pszemol napisał(a):
Co przekompiluję to system działa dobrze... jestem w stanie
odtworzyć problem tylko wtedy, gdy użyję starej konfiguracji
z flasha na tej własnie płycie... Co jest kuźwa grane?
Przedstawcie mi rozumowanie które Was prowadzi do tego wniosku...
Kiedy przekompilowujesz FPGA to jest ono układane (w sensie bramek i
połączeń) inaczej niż poprzednio. Wynika to z algorytmów optymalizacji,
które bazują na poszukiwaniu najlepszego rozmieszczenia i układu
połączeń elementów. Metody te są skuteczne ponieważ bazują na
sprawdzaniu przypadkowych rozwiązań. Jedną z takich metod jest np.
symulowane wyżarzanie. Dlatego kompilacje tego samego projektu VHDL,
zwłaszcza jeśli zawartość jest skomplikowana, dają różne rezultaty
połączeń. Stąd też, być może, w nieszczęśliwym ułożeniu zaprutym we
flashu fpga wykrzystuje uszkodzony rejestr/bramkę/obszar, a w innej
kompilacji już nie.
--
Pozdrawiam
Bartosz Sarama
========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!news.onet.pl!not-for-mai
From: "Pszemol" <Pszemol_at_nospam_PolBox.com>
Subject: =?iso-8859-2?Q?Re:_FPGA_Altery_bootuj=B9ce_si=EA_z_szeregowego_EPROM/FLASH?=
Date: Fri, 24 Sep 2004 15:54:56 -0500
"Bartosz Sarama" <qu_asi.mod_at_nospam_wp.pl> wrote in message news:cj1uot$449$1_at_nospam_panorama.wcss.wroc.pl...
Kiedy przekompilowujesz FPGA to jest ono układane (w sensie bramek i połączeń) inaczej niż poprzednio. Wynika to z algorytmów
optymalizacji, które bazują na poszukiwaniu najlepszego rozmieszczenia i układu połączeń elementów. Metody te są skuteczne
ponieważ bazują na sprawdzaniu przypadkowych rozwiązań. Jedną z takich metod jest np. symulowane wyżarzanie. Dlatego kompilacje
tego samego projektu VHDL, zwłaszcza jeśli zawartość jest skomplikowana, dają różne rezultaty połączeń.
Tak jest. Zwłaszcza że w moim przypadku, projekt nie jest taki sam,
bo zmieniałem połączenia "Signal Tap", czyli jest zypełnie inny projekt.
Stąd też, być może, w nieszczęśliwym ułożeniu zaprutym we flashu fpga wykrzystuje uszkodzony rejestr/bramkę/obszar,
a w innej kompilacji już nie.
Hm... ale jak odróżnić "uszkodzony rejestr/bramkę" (dlaczego miałaby
się uszkodzić jedna bramka WEWNĄTRZ układu?) od innych uszkodzeń?
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!newsfeed.atman.pl!newsfeed.tpinternet.pl!atlantis.news.tpi.pl!news.tpi.pl!not-for-mai
From: "Mister" <wojpie_at_nospam_poczta.onet.pl>
Subject: Re: FPGA Altery bootujšce się z szeregowego EPROM/FLASH
Date: Sat, 25 Sep 2004 23:37:05 +0200
A czy robiłeś porządną symulację PostRoute? Wszystkie timingi są poprawne?
Pozdrawiam
Mister
========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!news.onet.pl!not-for-mai
From: "Pszemol" <Pszemol_at_nospam_PolBox.com>
Subject: =?iso-8859-2?Q?Re:_FPGA_Altery_bootuj=B9ce_si=EA_z_szeregowego_EPROM/FLASH?=
Date: Mon, 27 Sep 2004 08:42:34 -0500
"Mister" <wojpie_at_nospam_poczta.onet.pl> wrote in message news:cj4odc$loe$2_at_nospam_nemesis.news.tpi.pl...
A czy robiłeś porządną symulację PostRoute? Wszystkie timingi są poprawne?
Obawiam się, że nie robiłem :-)
========
Path: news-archive.icm.edu.pl!news.rmf.pl!agh.edu.pl!news.agh.edu.pl!news.onet.pl!newsfeed.tpinternet.pl!atlantis.news.tpi.pl!news.tpi.pl!not-for-mai
From: jerry1111 <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl>
Subject: Re: =?ISO-8859-2?Q?FPGA_Altery_bootuj=B9?=
Date: Sun, 26 Sep 2004 21:45:46 +0200
On Fri, 24 Sep 2004 15:54:56 -0500, "Pszemol" <Pszemol_at_nospam_PolBox.com>
wrote:
Hm... ale jak odróżnić "uszkodzony rejestr/bramkę" (dlaczego miałaby
W to nie wierze... bardziej stawiam na niedoskonaly opis timingow
w srodku struktury - dlatego dla kompilatora wydaje sie, ze jest
dobrze...
się uszkodzić jedna bramka WEWNĄTRZ układu?) od innych uszkodzeń?
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
Policz sobie ile taki tester musialby chodzic zeby sprawdzic 100%
FPGA....
--
Jerry
========
Path: news-archive.icm.edu.pl!news2.icm.edu.pl!news.onet.pl!not-for-mai
From: "Pszemol" <Pszemol_at_nospam_PolBox.com>
Subject: =?iso-8859-2?Q?Re:_FPGA_Altery_bootuj=B9ce_si=EA_z_szeregowego_EPROM/FLASH?=
Date: Mon, 27 Sep 2004 08:49:06 -0500
"jerry1111" <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl> wrote in message news:307el05g20svsis8mc6fpk87tud8a445vm_at_nospam_4ax.com...
On Fri, 24 Sep 2004 15:54:56 -0500, "Pszemol" <Pszemol_at_nospam_PolBox.com>
wrote:
Hm... ale jak odróżnić "uszkodzony rejestr/bramkę" (dlaczego miałaby
W to nie wierze... bardziej stawiam na niedoskonaly opis timingow
w srodku struktury - dlatego dla kompilatora wydaje sie, ze jest
dobrze...
Tu się dokładnie zgadzamy... też nie wierzę, że upaliła się
jakaś bramka wewnątrz... Podejrzewam niedoskonałości swojego
projektu najbardziej.
się uszkodzić jedna bramka WEWNĄTRZ układu?) od innych uszkodzeń?
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
Policz sobie ile taki tester musialby chodzic zeby sprawdzic 100%
FPGA....
hm... W moim układzie scalonym jest niewiele tych bloczków...
Przetestowanie każdego z osobna a potem kombinacji połączeń
między nimi nie powinno być chyba ogromnym problemem dla peceta.
========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!news.onet.pl!not-for-mai
From: "Pszemol" <Pszemol_at_nospam_PolBox.com>
Subject: =?iso-8859-2?Q?Re:_FPGA_Altery_bootuj=B9ce_si=EA_z_szeregowego_EPROM/FLASH?=
Date: Mon, 27 Sep 2004 10:51:39 -0500
"Pszemol" <Pszemol_at_nospam_PolBox.com> wrote in message news:cj8ke7.1nc.1_at_nospam_poczta.onet.pl...
się uszkodzić jedna bramka WEWNĄTRZ układu?) od innych uszkodzeń?
Czy te FPGA mają może jakiś program funkcjonalnego testera kazdej LE
z osobna??
Policz sobie ile taki tester musialby chodzic zeby sprawdzic 100%
FPGA....
hm... W moim układzie scalonym jest niewiele tych bloczków...
Przetestowanie każdego z osobna a potem kombinacji połączeń
między nimi nie powinno być chyba ogromnym problemem dla peceta.
Cytat z dokumentacji do FPGA:
"The logic, circuitry, and interconnects in the Cyclone architecture
are configured with CMOS SRAM elements. Cyclone devices are
reconfigurable and are 100% tested prior to shipment. As a result,
the designer does not have to generate test vectors for fault coverage
purposes, and can instead focus on simulation and design verification."
Ciekawe na czym polega proces tego testowania w 100% i czy można go
powtórzyć już u użytkownika, w jego płytce... Może z użyciem JTAGa?
========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!news.onet.pl!not-for-mai