Jak zaobserwować efekt latch-up w układach CMOS oraz jego przyczyny?
Re: efekt latch-up w CMOSach
From: ladzk_at_nospam_waw.pdi.net (Dariusz K. Ladziak)
Subject: Re: efekt latch-up w CMOSach
Date: Wed, 16 Oct 2002 20:55:05 GMT
On Wed, 16 Oct 2002 12:34:01 +0200, "kk" <shad0wek_at_nospam_poczta.onet.pl>
wrote:
Co to jest efekt latch-up w CMOSach i jak go mogę zaobserwować(znaczy co
zrobić aby się pojawił)?
"zapalenie" tyrystora pasozyniczego nieuchronnie wystepujacego w
ukladach CMOS.
W poprawnie skonstruowanym ukladzie masz marne szanse zaobserwowania
tego zjawiska - bo reguly projektowania dobiera sie tak (glownie
odleglosc miedzy granica wyspy tranzystora p-kanalowego a tranzystorem
n-kanalowym) aby szerokosc bazy lateralnego tranzystora skladajacego
sie na pasozytniczy tyrystor maksymalnie zwiekszyc zmniejszajac tym
samym jego wzmocnienie.
Ale jak juz uda sie uzyskac zakleszczenie CMOS-a to prad z zasilania
na potege ucieka na podloze - dlugo nie poucieka bo wszystko sie
sfajczy.
Metoda sprowokowania - wysokie a waskie szpile na zasilaniu. Pre razy
w zyciu nacielem sie na ten efekt - ale na etapie prac projektowych
nad ukladem scalonym kiedy mozna blad popelnic i pewne kawalki ukladu
zbytnio zblizyc.
--
Darek
From: "Piotr Wyderski" <piotr.wyderskiREMOVE_at_nospam_hoga.pl>
Subject: Re: efekt latch-up w CMOSach
Date: Thu, 17 Oct 2002 16:34:11 +0200
Dariusz K. Ladziak wrote:
Pre razy w zyciu nacielem sie na ten efekt - ale na etapie prac
projektowych
nad ukladem scalonym kiedy mozna blad popelnic i pewne kawalki ukladu
zbytnio zblizyc.
Jak sie wytwarza takiego testowego scalaka? Czy stosowane metody
sa podobne do produkcji pelnoskalowej (chyba kosmiczne koszty?),
czy moze jest do tego jakis specjalny sprzet? Ile razy mozna popelnic
blad na tym etapie bez obawy o koniecznosc zmiany pracy? :-)
Pozdrawiam
Piotr Wyderski
From: ladzk_at_nospam_waw.pdi.net (Dariusz K. Ladziak)
Subject: Re: efekt latch-up w CMOSach
Date: Thu, 17 Oct 2002 22:00:55 GMT
On Thu, 17 Oct 2002 16:34:11 +0200, "Piotr Wyderski"
<piotr.wyderskiREMOVE_at_nospam_hoga.pl> wrote:
Dariusz K. Ladziak wrote:
Pre razy w zyciu nacielem sie na ten efekt - ale na etapie prac
projektowych
nad ukladem scalonym kiedy mozna blad popelnic i pewne kawalki ukladu
zbytnio zblizyc.
Jak sie wytwarza takiego testowego scalaka? Czy stosowane metody
sa podobne do produkcji pelnoskalowej (chyba kosmiczne koszty?),
czy moze jest do tego jakis specjalny sprzet? Ile razy mozna popelnic
blad na tym etapie bez obawy o koniecznosc zmiany pracy? :-)
Jak sie wytwarza? Na etapie projektowania ukladowego w doszlifowanej
technologii bierze sie klmplet danych technologicznych, wrzuca w
odpowiedniej postaci jako reguly projektowania w program do
projektowania layoutu (osobiscie uzywalem Cadence, Mentora tylko na
sucho pocwiczylem), wymysla sie schematy, symuluje, jak szafa ra -
rysuje sie (czesciowo recznie, czesciowo automatycznie z
bibliotecznych klockow) layout i wysyla po doglebnym sprawdzeniu pliki
opisujace poszczegolne warstwy do wykonawcy technologii. Zwykle takie
proby sa laczone w ramach jednego wafelka - czyli na jednym platku
krzemu robi sie wiele roznych ukladow probnych - kazdego po trochu.
A ile razy mozna popelnic blad? Nie wiem, mnie (a w zasadzie
zespolowi, ja sie do tych bledow nie poczuwam do dzis) udalo sie do
czterech razy - a ze jak nie ma winnych to musza byc ukarani to na
mnie wypadlo. I szczerze wdzieczny jestem ze mnie zwolnili - jak sobie
pomysle ze moglbym dalej tam i za tamte pieniadze siedziec...
A w ogole projektowanie ukladow scalonych bez swobodnego wejscia na
technologie to strasznie nerwowa praca - autentycznie ostatni projekt
ktory polegl niezle mi zdrowia ujal.
--
Darek