routing w FPGA i/lub CPLD PLD



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: routing w FPGA i/lub CPLD PLD
Date: Tue, 29 Oct 2002 22:36:20 +0100


wytlumaczcie mi jak to jest z laczeniem tych makrokomorek a wlasciwie wogole
laczeniem przewodow w ukladach programowalnych - chodzi mi o to ze niektore
linie nie moga sie przecinac (w zwyklych analogowych ukladach przylutuje sie
przewodzic nad plytka aby 'przeskoczyl' linie z ktora nie moze sie krzyzowac
lub prowadzi sie pod spodem plytki). Powtarzam pytanie czy w ukladach FPGA
CPLD i PLD jest tam jakies obejscie np. takie ze linie sa w przestrzeni w
kilku warstwach prowadzone a nie na plasko?

Adams



Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Tue, 29 Oct 2002 22:55:44 +0100


Adam Ślosarski wrote:

wytlumaczcie mi jak to jest z laczeniem tych makrokomorek a wlasciwie wogole
laczeniem przewodow w ukladach programowalnych - chodzi mi o to ze niektore
linie nie moga sie przecinac (w zwyklych analogowych ukladach przylutuje sie
przewodzic nad plytka aby 'przeskoczyl' linie z ktora nie moze sie krzyzowac
lub prowadzi sie pod spodem plytki). Powtarzam pytanie czy w ukladach FPGA
CPLD i PLD jest tam jakies obejscie np. takie ze linie sa w przestrzeni w
kilku warstwach prowadzone a nie na plasko?

a i w sześciu na raz... warstw metalizacji na powierzchni struktury jest
zwykle kilka. Inaczej nie idzie nic porutować.

a w układach programowalnych jest pewien system połączeń ustalony na
trwałe, tylko sygnały można bramkami komutować... między istniejącymi
połączeniami.
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Tue, 29 Oct 2002 23:18:17 +0100



a i w sześciu na raz... warstw metalizacji na powierzchni struktury jest
zwykle kilka. Inaczej nie idzie nic porutować.



a w układach programowalnych jest pewien system połączeń ustalony na
trwałe, tylko sygnały można bramkami komutować... między istniejącymi
połączeniami.
--

Dziekuję, zauwazylem ze Pan juz nie raz mi odpowiedzial na nurtujace mnie
pytania,
dziekuje za zaangazowanie w moja nauke elektroniki :)

ps. Opracowalem juz na papierze opis mojego pierwszego scalaka za ktory sie
wezme za tydzien, bedzie to CPU 32 bitowy adresujacy 4GB. mam juz prawie
gotowe opcody asm-a (wlasne itd) bede pisal w VHDL-u (chyba nie bedzie to
trudne?) jak bede mial problemy to sie zwroce do Pana.

ps. jak bedzie gotowy scalak i podczepie do niego pamiec SRAM np. 64KB to
czy potrzebuje oprocz zasilania np. 5V lub 3,3V rowniez opornikow i
kondensatorow (nie znam sie za bardzo na analogowce - dopiero sie ucze,
VHDL-a nauczylem sie w 2 tygodnie)


> Marek Lewandowski ICQ# 10139051/GG# 154441
> locustXpoczta|onet|pl
> http://locust.republika.pl
> [! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]



Poprzedni Następny
Wiadomość
Spis treści
From: "Piotr Zbysinski, EP \(H\)" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Tue, 29 Oct 2002 23:25:00 +0100


ps. Opracowalem juz na papierze opis mojego pierwszego scalaka za ktory
sie
wezme za tydzien, bedzie to CPU 32 bitowy adresujacy 4GB. mam juz prawie
gotowe opcody asm-a (wlasne itd) bede pisal w VHDL-u (chyba nie bedzie to
trudne?)

Nie, to jest banalnie proste, dlatego Atmel do swoich prymitywnych
procesorow genertuje po cztery erraty, a teraz wymienia cala rodzine AVR.
Ale to pewnie dlatego, ze adresuja tylko 64 kB ;-)

jak bede mial problemy to sie zwroce do Pana.

ps. jak bedzie gotowy scalak i podczepie do niego pamiec SRAM np. 64KB to
czy potrzebuje oprocz zasilania np. 5V lub 3,3V rowniez opornikow i
kondensatorow (nie znam sie za bardzo na analogowce - dopiero sie ucze,
VHDL-a nauczylem sie w 2 tygodnie)



-)) Sorry za kubel zimnej wody, ale to nie jest mozliwe... Piszac takie
rzeczy chyba prowokujesz...
Tak czy inaczej pozdrawiam
PZb



Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:12:39 +0100


ps. jak bedzie gotowy scalak i podczepie do niego pamiec SRAM np. 64KB
to
czy potrzebuje oprocz zasilania np. 5V lub 3,3V rowniez opornikow i
kondensatorow (nie znam sie za bardzo na analogowce - dopiero sie ucze,
VHDL-a nauczylem sie w 2 tygodnie)



-)) Sorry za kubel zimnej wody, ale to nie jest mozliwe... Piszac takie
rzeczy chyba prowokujesz...

ok, przesadzilem troche z tym pytaniem czy potrzebne sa oporniki itd, zajrze
najpierw do ksiazek z opisem elementow analogowych.

Tak czy inaczej pozdrawiam
PZb





Poprzedni Następny
Wiadomość
Spis treści
From: "Piotr Zbysinski, EP \(H\)" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:26:46 +0100



czy potrzebuje oprocz zasilania np. 5V lub 3,3V rowniez opornikow i
kondensatorow (nie znam sie za bardzo na analogowce - dopiero sie
ucze,
VHDL-a nauczylem sie w 2 tygodnie)



-)) Sorry za kubel zimnej wody, ale to nie jest mozliwe... Piszac takie
rzeczy chyba prowokujesz...

ok, przesadzilem troche z tym pytaniem czy potrzebne sa oporniki itd,
zajrze
najpierw do ksiazek z opisem elementow analogowych.


Ten "kubel" dotyczyl 2 tygodni ;-) To naprawde nie jest mozliwe, co zreszta
widac w Twoich wypowiedziach.
Musisz pamietac, ze VHDL nie ma NIC wspolnego z C. Trzeba przestac myslec o
procedurach, funkcjach itp. (mimo tego, ze w VHDL-u takie konstrukcje
wystepuja). Niestety trzeba myslec "sprzetowo", a nie na poziomie
wysoko-abstrakcyjnym, mimo tego, ze VHDL na to pozwala. Zacznij od prostych
rzeczy, bo w VHDL-u mozna sobie rozbic nos o banalne problemy, ktorych nie
da sie zrozumiec pamietajac caly czas o C. Zajmuje sie tym jezykiem od kilku
lat i nadal mnie zadziwia (w zasadzie zadziawiaja mnie kompilatory). Wbrew
obiegowym opiniom, VHDL jest dosc nedznym (w stosunku do aury, jaka go
otacza) narzedziem do opisu PLD. Wyniki implementacji silnie zaleza od
sposobu opisu danego kawalka sprzetu, nie wszystkie konstrukcje skaldniowe
sa jednakowo interpretowane (w sensie osiaganych wynikow) przez rozne
narzedzia, roznie przebiega takze przeciazanie operatorow, co w
wysublimowanych sytuacjach prowadzi do katastrof.
Tego nie da sie poznac w 2 tygodnie. Serio...
Pzdr
PZb



Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:32:49 +0100


da sie zrozumiec pamietajac caly czas o C. Zajmuje sie tym jezykiem od kilku
lat i nadal mnie zadziwia (w zasadzie zadziawiaja mnie kompilatory). Wbrew
obiegowym opiniom, VHDL jest dosc nedznym (w stosunku do aury, jaka go
otacza) narzedziem do opisu PLD. Wyniki implementacji silnie zaleza od
sposobu opisu danego kawalka sprzetu, nie wszystkie konstrukcje skaldniowe
sa jednakowo interpretowane (w sensie osiaganych wynikow) przez rozne
narzedzia, roznie przebiega takze przeciazanie operatorow, co w
wysublimowanych sytuacjach prowadzi do katastrof.

Witam,
OOO! Czyżby kawałek doktoratu? Czekamy na resztę :-)
Pozdr. JanuszR


Poprzedni Następny
Wiadomość
Spis treści
From: "Piotr Zbysinski, EP \(H\)" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:34:14 +0100


da sie zrozumiec pamietajac caly czas o C. Zajmuje sie tym jezykiem od
kilku
lat i nadal mnie zadziwia (w zasadzie zadziawiaja mnie kompilatory).
Wbrew
obiegowym opiniom, VHDL jest dosc nedznym (w stosunku do aury, jaka go
otacza) narzedziem do opisu PLD. Wyniki implementacji silnie zaleza od
sposobu opisu danego kawalka sprzetu, nie wszystkie konstrukcje
skaldniowe
sa jednakowo interpretowane (w sensie osiaganych wynikow) przez rozne
narzedzia, roznie przebiega takze przeciazanie operatorow, co w
wysublimowanych sytuacjach prowadzi do katastrof.

Witam,
OOO! Czyżby kawałek doktoratu? Czekamy na resztę :-)
Pozdr. JanuszR

-) Sorry, pisalem, ze mam (chyba) zly dzien....
Pzdr
PZb




Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:46:29 +0100



"Piotr Zbysinski, EP (H)" <piotr.zbysinski_at_nospam_ep.com.pl> wrote in message
news:apn5eg$pr8$1_at_nospam_news.tpi.pl...

czy potrzebuje oprocz zasilania np. 5V lub 3,3V rowniez opornikow i
kondensatorow (nie znam sie za bardzo na analogowce - dopiero sie
ucze,
VHDL-a nauczylem sie w 2 tygodnie)



-)) Sorry za kubel zimnej wody, ale to nie jest mozliwe... Piszac
takie
rzeczy chyba prowokujesz...

ok, przesadzilem troche z tym pytaniem czy potrzebne sa oporniki itd,
zajrze
najpierw do ksiazek z opisem elementow analogowych.


Ten "kubel" dotyczyl 2 tygodni ;-) To naprawde nie jest mozliwe, co
zreszta
widac w Twoich wypowiedziach.

Nie docenia mnie Pan :).

Musisz pamietac, ze VHDL nie ma NIC wspolnego z C

to sobie juz uzmyslowilem tydzien temu gdy bylem na 300-setnej (z 600)
stronie w ksiazce VHDL - Kevina skahila.
chociazby rozne interpretacje zmiennych - 'variable' (nie sygnalow) -
zauwazylem ze one tylko modelują a nie wprowadzaja fizycznej implementacji w
ukladzie.

Podam śmieszny przyklad tego jak sobie to przekladam, otoż:

zmienne signal - to cos w rodzaju czesci lalki
a variable - sznurki ktore "modelują" lalką.

)

. Trzeba przestac myslec o
procedurach, funkcjach itp. (mimo tego, ze w VHDL-u takie konstrukcje
wystepuja).

wiem, są funkcje w VHDL-u - cos w rodzaju Procedure w pascalu, ktore
zwracaja wartosc i tez z poczatku mialem problemy z interpretacja funkcji w
VHDL-u, ale doszedlem do tego ze dzialaja one tak jak Makra tzn.
gdziekolwiek ja wolam w VHDL-u to nie wolam tej 1 instancji tylko jest ona
wpisywana czyli w ukladzie bedzie ich kilka powiedzmy zduplikowanych
podlaczonych do roznych ukladow ktore korzystaja z niej (czyli dziala tak
jak w kompilatorach makro)

a procedury to rozszerzenie funkcji tylko ze jej argumentami formalnymi moga
byc IN i OUT lub kombinowane

Niestety trzeba myslec "sprzetowo", a nie na poziomie
wysoko-abstrakcyjnym, mimo tego, ze VHDL na to pozwala. Zacznij od
prostych
rzeczy, bo w VHDL-u mozna sobie rozbic nos o banalne problemy, ktorych nie
da sie zrozumiec pamietajac caly czas o C. Zajmuje sie tym jezykiem od
kilku
lat i nadal mnie zadziwia (w zasadzie zadziawiaja mnie kompilatory). Wbrew
obiegowym opiniom, VHDL jest dosc nedznym (w stosunku do aury, jaka go
otacza) narzedziem do opisu PLD. Wyniki implementacji silnie zaleza od
sposobu opisu danego kawalka sprzetu, nie wszystkie konstrukcje skaldniowe
sa jednakowo interpretowane (w sensie osiaganych wynikow) przez rozne
narzedzia, roznie przebiega takze przeciazanie operatorow, co w
wysublimowanych sytuacjach prowadzi do katastrof.
Tego nie da sie poznac w 2 tygodnie. Serio...

tzn. Mówi juz Pan o doświadczeniu Pana długiej pracy z VHDL-em i zgadzam sie
z Panem, trzeba mieć to we krwi, ale sprostuje tylko to ze po tych dwoch
tygodniach moge zabrac sie juz za projektowanie procesora - czy wyjdzie mi
to czy nie tego nie wiem, a powinienem wiedziec (w C++ wiem czy cos mi
wyjdzie od samego poczatku), wiec bede sie borykac z tym kodowaniem mojego
pierwszego CPU (a mam juz podstawy po tych 2 tygodniach aby zaczac pisac
kod) - po pierwsze znam syntaktyke, wiem czego potrzebuje (mniej wiecej) i
jak to rozplanowac (instynkt C++) - pisalem kiedys w asm - wiec wiem czego
musze oczekiwac od swojego ukladu CPU - i mysle ze jest to pora na skok w
gleboką wodę aby nabrac szybko doświadczenia, bo piszac jakies proste
przerzutniki mija sie z celem. Czas pokaze, jak bedzie gotowy projekt to dam
znac.

Pzdr
PZb





Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Tue, 29 Oct 2002 23:55:42 +0100


ps. Opracowalem juz na papierze opis mojego pierwszego scalaka za ktory sie
wezme za tydzien, bedzie to CPU 32 bitowy adresujacy 4GB. mam juz prawie
gotowe opcody asm-a (wlasne itd) bede pisal w VHDL-u (chyba nie bedzie to
trudne?) jak bede mial problemy to sie zwroce do Pana.

ps. jak bedzie gotowy scalak i podczepie do niego pamiec SRAM np. 64KB to
czy potrzebuje oprocz zasilania np. 5V lub 3,3V rowniez opornikow i
kondensatorow (nie znam sie za bardzo na analogowce - dopiero sie ucze,
VHDL-a nauczylem sie w 2 tygodnie)


Witam,
Nie wyważasz przypadkiem otwartych drzwi? Popatrz nios u altery, microblaze,
picoblaze xilinxa, http://www.free-ip.com/cores.htm,
http://www.opencores.org/projects/ i wiele wiele innych. Podstawową wadą
Twojego będzie unikalność, jednostkowość, brak wsparcia, oprogramowania. No
chyba, że sztuka dla sztuli. Alternatywą i to wcale niełatwą byłby sprzętowy
koder MP3 albo jednostka zmiennoprzecinkowa dla ośmiobitowców a może coś
skromniejszego np. sprzętowy FFT. Póki co mikroprocesorów mamy dużo a za
którąkolwiek z proponowanych pozycji niektórzy ozłocili by ciebie
JanuszR


Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:28:59 +0100


Witam,
Nie wyważasz przypadkiem otwartych drzwi? Popatrz nios u altery,
microblaze,
picoblaze xilinxa, http://www.free-ip.com/cores.htm,
http://www.opencores.org/projects/ i wiele wiele innych

Zgodnie z haslem, trening czyni mistrza
oczywiscie robie to tylko dla siebie, jak wykonam taki projekt scalaka w
VHDL-u to zostawie go sobie na
pamiatke ale oprocz tego bede mial duze rozeznanie w projektowaniu i to sie
chyba najbardziej liczy


. Podstawową wadą
Twojego będzie unikalność, jednostkowość, brak wsparcia, oprogramowania.

Wiem o tym, to tak jak napisac system myWin ktory dzialalby podobnie do
Windows-ow

No
chyba, że sztuka dla sztuli. Alternatywą i to wcale niełatwą byłby
sprzętowy
koder MP3

myslalem o tym (MP3), pytanie: sprzetowy tzn. ze i tak musi byc wykonywany
CPU i kod dla niego w asm
czy CPU oparty tylko na maszynie stanu? tzn. gdy mowi sie ze dana karta do
PC posiada sprzetowy dekoder MPEG tzn. ze procek wykonuje kod lokalnie na
tej karcie - ale dziala tak jak glowny CPU na plycie tzn. ze laduje rozkazy
asm i przetwarza je czy jest to jakas maszyna stanow (wewnetzna nie
pobierajaca rozkazow z RAM-u)?

albo jednostka zmiennoprzecinkowa dla ośmiobitowców a może coś
skromniejszego np. sprzętowy FFT.

to za trudne dla mnie na razie

Póki co mikroprocesorów mamy dużo a za
którąkolwiek z proponowanych pozycji niektórzy ozłocili by ciebie
JanuszR




Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 01:03:53 +0100


Zgodnie z haslem, trening czyni mistrza
oczywiscie robie to tylko dla siebie, jak wykonam taki projekt scalaka w
VHDL-u to zostawie go sobie na
pamiatke ale oprocz tego bede mial duze rozeznanie w projektowaniu i to sie
chyba najbardziej liczy

A czy nie można połączyć przyjemnego z pożytecznym?

chyba, że sztuka dla sztuli. Alternatywą i to wcale niełatwą byłby
sprzętowy
koder MP3

myslalem o tym (MP3), pytanie: sprzetowy tzn. ze i tak musi byc wykonywany
CPU i kod dla niego w asm
czy CPU oparty tylko na maszynie stanu? tzn. gdy mowi sie ze dana karta do
PC posiada sprzetowy dekoder MPEG tzn. ze procek wykonuje kod lokalnie na
tej karcie - ale dziala tak jak glowny CPU na plycie tzn. ze laduje rozkazy
asm i przetwarza je czy jest to jakas maszyna stanow (wewnetzna nie
pobierajaca rozkazow z RAM-u)?

Myślałem o praktycznym rozwiązaniu możliwym dla zastosowania przez amatorów coś
jak yampp ale w drugą stronę. Czyli ładuję do bufora ramkę z pakietem próbek,
robię na niej FFT, obcinam zgodnie ze standardowym uchem to co mi wolno i
wywalam do drugiego bufora. Resztę czyli obsługę strumienia, nagłówki plików
etc. robi mikroprocesor zewnętrzny. Czyli konieczne byłyby dwa SRAMy, układ
filtrujący ramkę po FFT (chyba najlepiej zrobić to wpisując do
zaimplementowanego ROMu matrycę określającą parametry ucha standardowego ale
prawdopodobnie filtrację trzeba by było zrobić w paru krokach uwzględniających
natężenie, czas następowania po sobie dźwięków i wyskokość dźwieku) no i FFT.
Czyli byłby to rodzaj koprocesora. Aby odciążyć procesor możnaby zapewnić
wejściowy interface naszego ustrojstwa zgodny z jakimś odpowiednim
przetwornikiem A-D (chyba są takie, które dają gotowy strumień szeregowy) i
szeregowe wyjście do mikroprocesora (stała ramka wyklucza nam konieczność
adresowania wywalamy bufor i cześć)

JanuszR


Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 01:11:49 +0100


Myślałem o praktycznym rozwiązaniu możliwym dla zastosowania przez
amatorów coś
jak yampp ale w drugą stronę. Czyli ładuję do bufora ramkę z pakietem
próbek,
robię na niej FFT, obcinam zgodnie ze standardowym uchem to co mi wolno i
wywalam do drugiego bufora. Resztę czyli obsługę strumienia, nagłówki
plików
etc. robi mikroprocesor zewnętrzny. Czyli konieczne byłyby dwa SRAMy,
układ
filtrujący ramkę po FFT (chyba najlepiej zrobić to wpisując do
zaimplementowanego ROMu matrycę określającą parametry ucha standardowego
ale
prawdopodobnie filtrację trzeba by było zrobić w paru krokach
uwzględniających
natężenie, czas następowania po sobie dźwięków i wyskokość dźwieku) no i
FFT.
Czyli byłby to rodzaj koprocesora. Aby odciążyć procesor możnaby zapewnić
wejściowy interface naszego ustrojstwa zgodny z jakimś odpowiednim
przetwornikiem A-D (chyba są takie, które dają gotowy strumień szeregowy)
i
szeregowe wyjście do mikroprocesora (stała ramka wyklucza nam konieczność
adresowania wywalamy bufor i cześć)


To jest na razie za trudne, tzn. progamowo bym tego nawet nie zrobil (w C++)
nie wiem jak sie liczy Szybką Transformate furiera. Wiem ze kiedys bylo mi
potrzebne poznanie tego jak liczyc FFT gdy pisalem w C++ program do tzw.
obliczania na liczbach o nieograniczonej precyzji (udalo mi się zrobic
algorytmem Knutha tzw. KARATSUBA). Moj kod liczyl 87.654.321 do potegi
40.000 (87mln do potegi 40tys) na 1Ghz Athlonie w ok 3 sekundy a wynik mial
dlugosc naprawde kilometrowa. Chyba szybko liczyl?

Adams



Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 01:29:01 +0100


Adam Ślosarski wrote:


(87mln do potegi 40tys) na 1Ghz Athlonie w ok 3 sekundy a wynik mial
dlugosc naprawde kilometrowa. Chyba szybko liczyl?

Zważywszy, że potrzebowałeś ok. 3 biliony instrukcji na to, to... nie
jest znowu takie wywiewające. ;)
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 01:48:20 +0100


To jest na razie za trudne, tzn. progamowo bym tego nawet nie zrobil (w C++)
nie wiem jak sie liczy Szybką Transformate furiera. Wiem ze kiedys bylo mi
potrzebne poznanie tego jak liczyc FFT gdy pisalem w C++ program do tzw.
obliczania na liczbach o nieograniczonej precyzji (udalo mi się zrobic
algorytmem Knutha tzw. KARATSUBA). Moj kod liczyl 87.654.321 do potegi
40.000 (87mln do potegi 40tys) na 1Ghz Athlonie w ok 3 sekundy a wynik mial
dlugosc naprawde kilometrowa. Chyba szybko liczyl?

Niestety sam tego też nie potrafię. FFT sprzętowo pewnie wygląda nieco inaczej
niż na procesorku. Jest jednak światełko w tunelu. Xilinx udostępnia FFT na
buforze 256 bajt większe są komercyjne. Czyli przykładowy kod jest do
przestudiowania. Ponadto szacowne podręczniki pokazują algorytm FFT
przedstawiając funkcje motylkowe i tutaj widzę drogę do przełożenia tego na
sprzęt. W ramach sprzętu najważniejszą operacją byłoby mnożenie liczb 32 bit ze
znakiem. Liczba składałby się ze znaku, części całkowitej i części ułamkowej.
Czyli operacje na liczbach stałoprzecinkowych. Dla uproszczenia układu i
zaoszczędzenia czasu wbudowane tablice sinusów. Niestety nie wiem jaka musiałaby
być wielkość bufora dla MP3 (ale pewnie 1024) a układu kombinacyjnego
realizującego FFT i filtrację jakoś nie mogę sobie wyobrazić :-(.
JanuszR
PS
Athlon jak wszystkie współczene ma jednostkę zmiennoprzecinkową czyli robił to w
większości sprzętowo


Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 11:03:52 +0100


potrzebne poznanie tego jak liczyc FFT gdy pisalem w C++ program do tzw.
obliczania na liczbach o nieograniczonej precyzji (udalo mi się zrobic
algorytmem Knutha tzw. KARATSUBA). Moj kod liczyl 87.654.321 do potegi
40.000 (87mln do potegi 40tys) na 1Ghz Athlonie w ok 3 sekundy a wynik
mial
dlugosc naprawde kilometrowa. Chyba szybko liczyl?

PS
Athlon jak wszystkie współczene ma jednostkę zmiennoprzecinkową czyli
robił to w
większości sprzętowo


tak, ale float-y i double maja ograniczenie np. dokladnosc to 18 cyfr i taki
procek nie wyliczy tak zeby wynik byl na 20.000 cyfr (z taka dokladnoscia) -
moj progam to wszystko skladal (dziala na integer-ach)



Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:07:28 +0100


ps. Opracowalem juz na papierze opis mojego pierwszego scalaka za ktory sie
wezme za tydzien, bedzie to CPU 32 bitowy adresujacy 4GB. mam juz prawie
gotowe opcody asm-a (wlasne itd) bede pisal w VHDL-u (chyba nie bedzie to
trudne?) jak bede mial problemy to sie zwroce do Pana.

ps. jak bedzie gotowy scalak i podczepie do niego pamiec SRAM np. 64KB to
czy potrzebuje oprocz zasilania np. 5V lub 3,3V rowniez opornikow i
kondensatorow (nie znam sie za bardzo na analogowce - dopiero sie ucze,
VHDL-a nauczylem sie w 2 tygodnie)

W zasadzie poza porawnym podlaczeniem pamieci, resetu i zegara
to za bardzo nic wiecej nie bedzie potrzebne.
Oczywiscie wiesz, ze 32 bitowy procek (Altera Nios) zajmuje
2000 LC (logic cells) czyli 2000 przerzutnikow i jeszcze kilka tys. bramek.
Miesci sie dopiero w scalaku od 100PLN (albo i 150PLN) w gore.

Jak masz teraz zalozenia, to mysle ze pod koniec tej pieciolatki
bedzie jakas wersja pre-alfa.

Niestety taka jest prawda. To na co sie porywasz to jedno
z bardziej ambitnych zadan. Albo (jesli w ogole) wyjdzie Ci
procek z Fmax=1MHz albo....


jerry

PS: To jest mniej wiecej tak, jakbys znal od miesiaca C
i chcial napisac windows :)



Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:49:53 +0100



"jerry1111" <jerry1111_at_nospam_wp.pl> wrote in message
news:apn4ku$6r$1_at_nospam_news2.tpi.pl...
W zasadzie poza porawnym podlaczeniem pamieci, resetu i zegara
to za bardzo nic wiecej nie bedzie potrzebne.
Oczywiscie wiesz, ze 32 bitowy procek (Altera Nios) zajmuje
2000 LC (logic cells) czyli 2000 przerzutnikow i jeszcze kilka tys.
bramek.
Miesci sie dopiero w scalaku od 100PLN (albo i 150PLN) w gore.

Dobrze wiedziec


Jak masz teraz zalozenia, to mysle ze pod koniec tej pieciolatki
bedzie jakas wersja pre-alfa.

piec lat zejdzie mi z tym? nie rozumiem pytania


Niestety taka jest prawda. To na co sie porywasz to jedno
z bardziej ambitnych zadan. Albo (jesli w ogole) wyjdzie Ci
procek z Fmax=1MHz albo....

nie, nie tak od razu, przewidywalem ze 100Mhz to bedzie góra



jerry

PS: To jest mniej wiecej tak, jakbys znal od miesiaca C
i chcial napisac windows :)





Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 01:24:39 +0100


Adam Ślosarski wrote:


Jak masz teraz zalozenia, to mysle ze pod koniec tej pieciolatki
bedzie jakas wersja pre-alfa.

piec lat zejdzie mi z tym? nie rozumiem pytania

prawdopodobnie coś koło tego. Chyba, że napiszesz ALU i cześć.


Niestety taka jest prawda. To na co sie porywasz to jedno
z bardziej ambitnych zadan. Albo (jesli w ogole) wyjdzie Ci
procek z Fmax=1MHz albo....

nie, nie tak od razu, przewidywalem ze 100Mhz to bedzie góra

;-) Waść nie wiesz, co mówisz...

Wymagasz czasu propagacji rzędu 2 - 3ns, wierzysz, że to co
zsyntetyzujesz z koślawego amatoreskiego kodu tyle pociągnie?
poza tym... pamięci 5ns są, ale drogie i tylko RAM. Więc pipelining,
jump prediction, etc...
powodzenia. Osobiście stawiam piwo, jak uruchomisz (nie na symulacji, to
i ja umiem, w hardware!) i przeskoczysz barierę 1MHz. Stawiam skrzynkę
piwa, jak własną konstrukcję pogonisz na >20MHz (ma coś robić i ze
światem się komunikować, liczniki programu taktować 50MHz ja też mogę i
to w CPLD, nie potrzebuję FPGA).
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 11:07:20 +0100


Niestety taka jest prawda. To na co sie porywasz to jedno
z bardziej ambitnych zadan. Albo (jesli w ogole) wyjdzie Ci
procek z Fmax=1MHz albo....

nie, nie tak od razu, przewidywalem ze 100Mhz to bedzie góra

;-) Waść nie wiesz, co mówisz...

KOMERCYJNE soft-procesory chodza na 33MHz i jest to DUZO.
Nawet bardzo duzo.
Jakbys chcial zrobic procka na 100MHz to... nie widze tego
inaczej niz w fpga za, powiedzmy, 10k$ - czyli nie ma sensu
go robic nawet jako sztuka dla sztuki. Akurat osiagniecie
duzego Fmax jest swojego rodzaju sztuka. Tu masz clocka
z setkami fanoutow, tam pipelining nie pasuje, bo dodaje cykl
maszynowy... echhh...
Ja Cie podziwiam za zapal, ale po pol roku klepania w klawisze
bez efektow ostygnie ten zapal.
A masz chociaz ModelSima albo jakis inny symulator, ktorym mozna
sprawdzic kod VHDL a nie skompilowany uklad?
Bo tak, to bedziesz przedzieral sie tylko przez setki
kilometrow 01010101 i nic z tego nie bedzie wynikac.

Wymagasz czasu propagacji rzędu 2 - 3ns, wierzysz, że to co
zsyntetyzujesz z koślawego amatoreskiego kodu tyle pociągnie?
poza tym... pamięci 5ns są, ale drogie i tylko RAM. Więc pipelining,
jump prediction, etc...

Pamieci akurat mozna te ze srodka uzyc. Chociaz troche.

powodzenia. Osobiście stawiam piwo, jak uruchomisz (nie na symulacji, to
i ja umiem, w hardware!) i przeskoczysz barierę 1MHz. Stawiam skrzynkę
piwa, jak własną konstrukcję pogonisz na >20MHz (ma coś robić i ze
światem się komunikować, liczniki programu taktować 50MHz ja też mogę i
to w CPLD, nie potrzebuję FPGA).

A zadam jeszcze jedno pytanie do Adama Ślosarskiego:
Na jakies kosci chcesz to robic?

jerry

PS: Nie, zebym byl zlosliwy, ale Ty naprawde nie wiesz na
co sie porywasz. Ja mam troche doswiadczenia z vhdlem i nigdy
w zyciu nie zdecydowalbym sie na napisanie wlasnego procka,
tym bardziej 32 bitowego. Moze jakis prosty 4 bitowy to i tak...



Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 11:21:18 +0100


KOMERCYJNE soft-procesory chodza na 33MHz i jest to DUZO.
Nawet bardzo duzo.

Co prawda odpalalem ostatnio w celach testowych Niosa
na 75MHz, ale to byla lekka partyzantka...
Niby wychodzilo mu Fmax 81.5MHz ale jakos nie mialem
przekonania ze bedzie to bezawaryjnie dzialac.

jerry



Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 11:35:49 +0100


KOMERCYJNE soft-procesory chodza na 33MHz i jest to DUZO.

a czy to dlatego ze uklad jest programowalny - bo gdyby byl wytloczony w
fabryce to wszystkie sciezki skrocilyby sie. Czyli po prostu przez to ze sam
CPLD i inne uklady programowalne
sa walne - a natywnie (czyli nie CPLD, FPGA) procek moglby szybciej chodzic?

A masz chociaz ModelSima albo jakis inny symulator, ktorym mozna
sprawdzic kod VHDL a nie skompilowany uklad?

a czym sie rozni symulator VHDL-a od skompilowanego ukladu? slyszalem ze
wykonuje sie 2 rozne testy - 1 - to symulacja kodu VHDL, 2 - symulacja
procka, czy cos pokrecilem?

Bo tak, to bedziesz przedzieral sie tylko przez setki
kilometrow 01010101 i nic z tego nie bedzie wynikac.

wiem, testowanie bedzie zmudne, bedac progamista wiem, co to jest jak
debuguje olbrzymi kod ktory jeszcze ma rekurencje


Wymagasz czasu propagacji rzędu 2 - 3ns, wierzysz, że to co
zsyntetyzujesz z koślawego amatoreskiego kodu tyle pociągnie?
poza tym... pamięci 5ns są, ale drogie i tylko RAM. Więc pipelining,
jump prediction, etc...

pipelining zamierzam zrobic (nawet rozdzielenie na kanaly przetwarzania
instrukcji U i V (jak w intelu)

Pamieci akurat mozna te ze srodka uzyc. Chociaz troche.

powodzenia. Osobiście stawiam piwo, jak uruchomisz (nie na symulacji, to
i ja umiem, w hardware!) i przeskoczysz barierę 1MHz. Stawiam skrzynkę
piwa, jak własną konstrukcję pogonisz na >20MHz (ma coś robić i ze
światem się komunikować, liczniki programu taktować 50MHz ja też mogę i
to w CPLD, nie potrzebuję FPGA).

A zadam jeszcze jedno pytanie do Adama Ślosarskiego:
Na jakies kosci chcesz to robic?

jeszcze sie nie zastanawialem ale na takiej na jakiej sie zsyntezuje lepiej
(na kostke programowalna moge przeznaczyc do 200 PLN)
jeszcze programator zamierzam kupic (cos ok 2000 PLN) zeby byl bardziej
profesjonalny i dalo sie wykonywac testy na tym programatorze

PS: Nie, zebym byl zlosliwy, ale Ty naprawde nie wiesz na
co sie porywasz. Ja mam troche doswiadczenia z vhdlem i nigdy
w zyciu nie zdecydowalbym sie na napisanie wlasnego procka,
tym bardziej 32 bitowego. Moze jakis prosty 4 bitowy to i tak...

Moze i masz rację, ale zobaczę, moze od przyszlego tygodnia bede zaczynal
cos dlubac w VHDL-u
a wlasciwie to jaka jest roznica ze 32bitowy to trudno zrobic a 4 latwo,
przeciez to tylko kwestia poszerzenia magistrali?

--
Adams



Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 12:01:20 +0100


KOMERCYJNE soft-procesory chodza na 33MHz i jest to DUZO.

a czy to dlatego ze uklad jest programowalny - bo gdyby byl wytloczony w
fabryce to wszystkie sciezki skrocilyby sie. Czyli po prostu przez to ze sam
CPLD i inne uklady programowalne
sa walne - a natywnie (czyli nie CPLD, FPGA) procek moglby szybciej chodzic?

Czesto sie opracowuje jakis scalak uzywajac do tego fpga. Potem
ten scalak idzie do produkcji i powstaje ASIC. Z reguly jest
on 3 albo 4 razy szybszy niz prototyp w fpga, ale sa wyjatki.

A masz chociaz ModelSima albo jakis inny symulator, ktorym mozna
sprawdzic kod VHDL a nie skompilowany uklad?

a czym sie rozni symulator VHDL-a od skompilowanego ukladu? slyszalem ze
wykonuje sie 2 rozne testy - 1 - to symulacja kodu VHDL, 2 - symulacja
procka, czy cos pokrecilem?

Dokladnie. Nr 1 to taki 'interpreter' vhdla - masz sygnaly w postaci
liczb integer, pliki testowe itp. Nr 2 to taki analizator stanow
logicznych - masz przebiegi czasowe.

A zadam jeszcze jedno pytanie do Adama Ślosarskiego:
Na jakies kosci chcesz to robic?

jeszcze sie nie zastanawialem ale na takiej na jakiej sie zsyntezuje lepiej
(na kostke programowalna moge przeznaczyc do 200 PLN)
jeszcze programator zamierzam kupic (cos ok 2000 PLN) zeby byl bardziej
profesjonalny i dalo sie wykonywac testy na tym programatorze

Programator powinien kosztowak okolo 10PLN. To jest jeden
uklad scalony podlaczany do LPTa. Jesli chodzi o Altere
to sie nazywa ByteBlaster. Oryginal kosztuje $100, tylko po co
go kupywac? Robisz plytke 2x3cm z jednym scalakiem i gniazdami
(z jednej strony do lpta, z drugiej na szara tasme 10pin do plytki).
Gorzej z kostkami. Moze uda Ci sie kupic gdzies jedna albo dwie
sztuki, ale generalnie jest problem z kupowaniem pojedynczych
ilosci tych lepszych scalakow. Scalak za 200PLN, do tego
male CPLD do bootowania, jakis flash, troche ramu statycznego, cos
z zegarem trzeba zrobic, czyli kupic generatorek (akurat sa programowalne
niedrogie w eurodisie), zrobic zasilanie (bo np. fpga chodzi
na 1.5V a I/O ma na 3v3). Plytka (kompletna)
wyjdzie na pewno wiecej niz 200PLN, moze nawet i 500 a na 99%
pierwsza, albo i druga wersje wyrzucisz do kosza zanim
zacznie dzialac.
No i trzeba troche wprawy w lutowaniu, bo te scalaki
to z reguly maja nogi co 0.5mm albo sa w BGA.

Moze i masz rację, ale zobaczę, moze od przyszlego tygodnia bede zaczynal
cos dlubac w VHDL-u
a wlasciwie to jaka jest roznica ze 32bitowy to trudno zrobic a 4 latwo,
przeciez to tylko kwestia poszerzenia magistrali?

4 bitowy bedzie chodzil na 50MHz, a analogiczny 32 bitowy nie pojdzie
nawet na 1MHz.
Zebys wiedzial o co chodzi: Wiekszosc przerzutnikow
w takim procku bedzie taktowana sygnalem CLK. Czyli ilosc
'odbiorcow' sygnalu zegara to bedzie kilkaset. W tym momencie
sygnal taki zaczyna byc 'oslabiony' - klada sie zbocza, zaczynaja
sie jakies przesuniecia fazowe, poza tym ten sygnal musi miec czas dotrzec
i pobudzic wszystkie przerzutniki ZANIM przyjdzie drugi takt zegara.
I spada Fmax.

Ale to tylko taki 'pogladowy' przyklad.


jerry



Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 11:57:57 +0100


KOMERCYJNE soft-procesory chodza na 33MHz i jest to DUZO.
Nawet bardzo duzo.

Oj chyba przesadzasz popatrz http://www.ptsc.com

Dual Stack based architecture
• 4 Gigabyte of physical address space
• 32-bit System Bus
• Non multiplexed 32-bit data and address bus
• Dedicated 8 inputs and 8 output bits
• 8-level interrupt controller
• Multi-instruction fetch with overlap execution
• Automatic Stack fills and refills in hardware
• Single cycle memory access
• Posted Writes
• Hardware assist to single/double precision
IEEE Floating point instruction
• Fully Static Design
• Up to 350MHz operating frequency (typical)
in 0.18-micron technology

do pobrania evaluation wersja. Cudo nie maszynka. Niestety nie miałem odwagi
spytać o wersję komercyjną.
JanuszR


Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 12:19:58 +0100


A na tego ptsc zaraz popatrze.

Fuck!

Do tego trzeba miec Xilinxa, a ja z Altery ;((((((((
Ale on na 350MHz to jak w ASICU. Nie moge doczytac
ile ma jak jest w FPGA? Znalazlem tylko ze uzywa
5000 slicow.

jerry



Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 14:01:01 +0100


Do tego trzeba miec Xilinxa, a ja z Altery ;((((((((
Ale on na 350MHz to jak w ASICU. Nie moge doczytac
ile ma jak jest w FPGA? Znalazlem tylko ze uzywa
5000 slicow.

FPGA Device Requirement:

Use "map -h <architecture>" to display architecture-specific options.
Valid architectures are:
spartan2
virtex
virtex2
virtexe

np. XCV600E

Najbardziej rajcuje to

• Hardware assist to single/double precision
IEEE Floating point instruction

Niestety

Connect a Xilinx Parallel Cable III with JTAG leads to the host PC with
Xilinx Foundation Software
installed. :-(

i to w USD

XCV600E-6BG432C 454.00 $
XCV600E-6BG432I 635.00 $
XCV600E-6BG560C 454.00 $
XCV600E-6BG560I 635.00 $
XCV600E-6FG676C 454.00 $
XCV600E-6FG676I 635.00 $
XCV600E-6FG680C 474.00 $

Pozdr. JanuszR




Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 16:47:44 +0100


Connect a Xilinx Parallel Cable III with JTAG leads to the host PC with
Xilinx Foundation Software
installed. :-(

i to w USD

XCV600E-6BG432C 454.00 $
XCV600E-6BG432I 635.00 $
XCV600E-6BG560C 454.00 $
XCV600E-6BG560I 635.00 $
XCV600E-6FG676C 454.00 $
XCV600E-6FG676I 635.00 $
XCV600E-6FG680C 474.00 $

Eee, to wole Niosa. Wchodzi juz w scalaki za 100PLN.
Tylko floating pointa ma, cholera, programowego :(
Musze znalezc troche czasu i dopisac mu instrukcje wlasnie
do FP, bo nios-gcc ma w opcjach mozliwosc powlaczania
user-defined opcodes dla matematyki.

jerry



Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 21:10:18 +0100


Janusz Raniszewski wrote:


Niestety

Connect a Xilinx Parallel Cable III with JTAG leads to the host PC with

ten kabel to luz...

Xilinx Foundation Software
installed. :-(

Ale tu to chyba schodzy... ;-)

--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 13:20:55 +0100


[...]
W kazdym razie jak przeczytalem ze gosc chce zrobic
procka z Fmax 100MHz to rozumiesz... byl maly rotfl...


tzn. ograniczony bede predkoscia propagacji sygnalu wejscia do wyjscia

czyli przecietny uklad programowalny jesli ma wejscie podlaczone do wyjscia
a na linii jest np. tylko jedna bramka np. NOT to juz czas przeslania na
wyjscia (opoznienie wynosi) ok 3 - 4 ns
czyli juz jestem ograniczony do chyba 300 Mhz a jak dodam jeszcze pare
poziomow bramek to bedzie to 20 - 30 ns czyli 30 Mhz, ale to nie z mojej
winy uklad bedzie wolny - te programowalne uklady sa chyba wolne - gdybym
mial taki uklad programowalny w technologii 0,13 mikrona to napewno jedna
bramka NOT wykonywalaby sie w 0,1 ns?

--
Adams



Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 13:40:28 +0100


W kazdym razie jak przeczytalem ze gosc chce zrobic
procka z Fmax 100MHz to rozumiesz... byl maly rotfl...

tzn. ograniczony bede predkoscia propagacji sygnalu wejscia do wyjscia

Nie jest to takie proste ;-)
Ze wzgledu na charakter ukladow fpga bedziesz ograniczony
glownie netem od zegara - bo tam masz podlaczone baaardzo
duzo odbiornikow. Chodzi o to, zey wszystkie przerzutniki
zdazyly sie poprzelaczac w tym samym cyklu, a ze bedzie
ich >1000 szt, wiec obciazenie linii zegarowych bedzie znaczne.
Sciagnij sobie Quartusa (z www.altera.com) i pobaw sie w
analizy czasowe roznych PROSCIUTKICH ukladow. Sprobuj cos
dodac, cos wyrzucic, i popatrz jaki to bedzie mialo
wplyw na Fmax.

czyli przecietny uklad programowalny jesli ma wejscie podlaczone do wyjscia
a na linii jest np. tylko jedna bramka np. NOT to juz czas przeslania na
wyjscia (opoznienie wynosi) ok 3 - 4 ns

Jeszcze zalezy ktorymi 'sciezkami' i iloma 'zakretami' bedzie
te polaczenie szlo przez uklad.

czyli juz jestem ograniczony do chyba 300 Mhz a jak dodam jeszcze pare

Jednym ze sposobow badania szybkosci danej sztuki ukladu
jest polaczenie kilku notow szeregowo i wyjscie ostatniego
podlacza sie do wejscia pierwszego. Wychodzi wtedy taki generatorek
na kilkaset MHz i ilosc tych MHz cos nam mowi o szybkosci dzialania
ukladu. Np o tak:

+--|>*----|>*---|>*--+--|==> - wyjscie na pin
| |
+--------------------+

|>* to jest bramka NOT

poziomow bramek to bedzie to 20 - 30 ns czyli 30 Mhz, ale to nie z mojej
winy uklad bedzie wolny - te programowalne uklady sa chyba wolne - gdybym

Z Twojej winy, bo zrobiles nieoptymalny uklad.
Poza tym nie decyduje ilosc bramek tylko bardziej ilosc
przerzutnikow - chyba w jakims wczesniejszym poscie juz to pisalem.

mial taki uklad programowalny w technologii 0,13 mikrona to napewno jedna
bramka NOT wykonywalaby sie w 0,1 ns?

Ale jeszcze czas dojscia sygnalu DO bramki, potem czas dojscia sygnalu
z bramki do pina itp. Jedyna metoda zeby zlapac tu jakies
'wyczucie' to posiedziec z tydzien przy Quartusie i pobawic
sie w analizy czasowe ukladu - Quartus w miare dokladnie
do potrzeb takiej analizy symuluje opoznienia czasowe.


jerry

PS: I jeszcze jedno: przy takim generatorze na NOTach
latwo jest posadzic FPGA poprzez jego przegrzanie
wiec nie radze umieszczac w strukturze wiecej niz
jeden albo 2 takie bloki.



Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 14:13:13 +0100


Jeszcze zalezy ktorymi 'sciezkami' i iloma 'zakretami' bedzie
te polaczenie szlo przez uklad.

To jest oczywiste

Jednym ze sposobow badania szybkosci danej sztuki ukladu
jest polaczenie kilku notow szeregowo i wyjscie ostatniego
podlacza sie do wejscia pierwszego. Wychodzi wtedy taki generatorek
na kilkaset MHz i ilosc tych MHz cos nam mowi o szybkosci dzialania
ukladu. Np o tak:

+--|>*----|>*---|>*--+--|==> - wyjscie na pin
| |
+--------------------+

|>* to jest bramka NOT



Wczoraj robilem tego typu testy



poziomow bramek to bedzie to 20 - 30 ns czyli 30 Mhz, ale to nie z mojej
winy uklad bedzie wolny - te programowalne uklady sa chyba wolne -
gdybym

Z Twojej winy, bo zrobiles nieoptymalny uklad.

tzn. ze uklad ktory ma robic tylko bramke NOT sygnalu wejsciowego jest
ukladem nie optymalnym? inaczej sie przeciez nie da, wiec tutaj jestem juz
ograniczony do np. 300Mhz.

Nie z mojej winy, bo nawet jesli chcialbym tylko zrobic w srodku bramke NOT
to dlaczego jestem ograniczony tylko do np. 300Mhz - a nie do 1 Ghz? -
dlatego nie z mojej winy bo to uklad juz taki jest np. (CPLD czy FPGA)

Poza tym nie decyduje ilosc bramek tylko bardziej ilosc
przerzutnikow - chyba w jakims wczesniejszym poscie juz to pisalem.

tzn. mowiac ilosc bramek, chodzilo mi rowniez o przerzutniki (tzn. chodzi o
fakt opoznienia sygnalu do wyjscia)

--
Adams



Poprzedni Następny
Wiadomość
Spis treści
From: "Camel" <cammell_at_nospam_interia.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 14:21:37 +0100


W sumie to możesz dać i parę bramek kaskadowo i może nie być różnicy. Należy
widzieć tutaj jakie możliwości daje cella a nie z ilu bramek jest złożony
układ, w tym przypadku chodzi mi o LUT'a. Nie będziesz optymalnie pisał
"programu" na FPGA jeżeli nie poznasz tego co ci oferuje układ na którym
robisz (architekturę).
Camel



Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 14:31:40 +0100


Nie z mojej winy, bo nawet jesli chcialbym tylko zrobic w srodku bramke NOT
to dlaczego jestem ograniczony tylko do np. 300Mhz - a nie do 1 Ghz? -
dlatego nie z mojej winy bo to uklad juz taki jest np. (CPLD czy FPGA)

Co zwalamy winę na kompilator? Z Twojej winy jako autora konstrukcji. Zawsze
możesz napisać napisać lepsze narzędzie do optymalizacji wyników. Jak napiszesz
coś w C winę też zrzucisz na kiepskie biblioteki? Weż proszę odpowiedzialność za
swoje dzieła i nie wstydź się ich nawet gdy są niedodkonałe. :-|
Posdr. JanuszR


Poprzedni Następny
Wiadomość
Spis treści
From: "Camel" <cammell_at_nospam_interia.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 14:47:02 +0100


Kompilator kompiluje tak jak mu wygodnie, tak więc jak będziesz pisać
podobnie jak w C to i on będzie kompilował tak jak będzie mu najwygodniej.
"Najwygodniej" nie znaczy "najoptymalniej". Czasami zaglądnij w raport
fittera i zauważ, że pisząc program otrzymasz blok złożony z X celli, ale po
dopisaniu kilku warunków po następnej kompilacji możesz otrzymać w raporcie
że ten blok składa się z mniejszej ilości celli, ale pamiętasz że dopisałeś
jeszcze kilka warunków....
NIGDY nie wiesz jak fitter zaprojektuje ci blok jak będziesz pisać tak jak w
C, MUSISZ zniżyć się do warstwy sprzętowej , wniknąć w budowę bo inaczej nic
nigdy nie będzie DOBRZE działało. Są błędy które NIGDY nie wystąpią na
symulatorze.....

Camel



Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 14:45:55 +0100


Co zwalamy winę na kompilator? Z Twojej winy jako autora konstrukcji.

okej zobacz teraz. Chce napisac szybki kod ale powiedzmy C++ jest generuje
wolny wiec
wpisuje wstawke asm
np.
inc ax

i teraz z mojej winy ta instrukcja wykonuje sie np. 3 cykle? nie mam wplywu
na to. no dobra, powiedzmy ze ktos powie ze uzyje lepszej instrukcji ktora
tylko 2 cykle zabiera i co i to jego jest wina ze 2 cykle zabiera?

teraz przeloze to na vhdl - robie ta bramke NOT i dlaczego mam np. 4 ns
opoznienia - czy to jest z mojej winy? Czy ty bys zaprojektowal NOT aby
opoznienie bylo np. 0.1 ns? Tu nie ma co projektowac bo rozwiazanie jest
tylko jedno:

begin
x_out <= NOT (a_in);
end



Zawsze
możesz napisać napisać lepsze narzędzie do optymalizacji wyników. Jak
napiszesz
coś w C winę też zrzucisz na kiepskie biblioteki?

nie, bo sobie sam napisze lepsza

Weż proszę odpowiedzialność za
swoje dzieła i nie wstydź się ich nawet gdy są niedodkonałe. :-|

za bramke NOT nie moge brac za swoje dzielo bo wlasciwie tam nic nie mam do
zaprojektowania, wiec to ze dziala 4 ns to nie moja wina

czy wobec tego sa takie uklady aby byly bardzo bardzo szybkie (z
programowalnych)


--
adams



Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 15:10:11 +0100


Adam Ślosarski wrote:


czy wobec tego sa takie uklady aby byly bardzo bardzo szybkie (z
programowalnych)

Są szybkie. Przygotuj się na cenę powyżej dwóch tysięcy. Zielonych
oczywiście.
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 15:50:50 +0100


Są szybkie. Przygotuj się na cenę powyżej dwóch tysięcy. Zielonych
oczywiście.


dlaczego sa takie drogie, przeciez to masowa produkcja? za malo odbiorcow?

--
adams



Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 16:48:47 +0100


Adam Ślosarski wrote:

dlaczego sa takie drogie, przeciez to masowa produkcja? za malo odbiorcow?

Masowa? Tak sobie. Nie widzę wielu odbiorców na największe i najszybsze
FPGA. To raz. A dwa, że z rozkładu Gaussa wynika, że ogonek najszybszych
kosci to będą ułamki procenta produkcji. Seryjne są te o numer niżej...
;-P
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "jerry1111" <jerry1111_at_nospam_wp.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 17:50:34 +0100


Masowa? Tak sobie. Nie widzę wielu odbiorców na największe i najszybsze
FPGA. To raz. A dwa, że z rozkładu Gaussa wynika, że ogonek najszybszych
kosci to będą ułamki procenta produkcji. Seryjne są te o numer niżej...

Chyba chciales powiedziec o ZERO nizej ;)))

jerry



Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 16:13:01 +0100


Twoim dziełem jest zaprojektowanie czegoś tam mając do dyspozycji to co masz
a
liczy się efekt a nie zwalanie, że procesor wolny.

OK, jak bede mial gotowy procesor i bedzie dzialal np. 2 Mhz to chętnie bym
zobaczyl ile by wycisneli fachowcy z Intel-a gdybym im dal taka sama kosc np
CPLD czy FPGA - pewnie wycisneli by maksimum 20 Mhz :)

i tu jest ta niesprawiedliwosc bo projekt moze byc slaby ale na dobrym
procku i jest szybszy od tego projektu ktory ktos projektowal b. dlugo a
umiescil na nedznym ukladzie programowalnym
- sa zle porownania (intel pentium 4 2Ghz - a uklad programowalny)

--
adams



Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 17:44:08 +0100


OK, jak bede mial gotowy procesor i bedzie dzialal np. 2 Mhz to chętnie bym
zobaczyl ile by wycisneli fachowcy z Intel-a gdybym im dal taka sama kosc np
CPLD czy FPGA - pewnie wycisneli by maksimum 20 Mhz :)

i tu jest ta niesprawiedliwosc bo projekt moze byc slaby ale na dobrym
procku i jest szybszy od tego projektu ktory ktos projektowal b. dlugo a
umiescil na nedznym ukladzie programowalnym
- sa zle porownania (intel pentium 4 2Ghz - a uklad programowalny)

Nie przejmuj się jak zrobisz te 2 MHz naprawdę możesz być dumny. 90%
napotkanych
przeze mnie konstrukcji nie jest optymalizowanych. Jak się nie wyrabia
to ciach
szybszy sprzęt. Tak jest po prostu szybciej i taniej. Jestem hobbystš i
jak
wszyscy temu podobni dziwacy nie lubię jak ktoś stawia PCta z pentium
wyposażonym w kartę A/D do zbierania danych o temperaturze 10 punktów (z
życia
wzięte).
Pozdr. JanuszR

Poprzedni Następny
Wiadomość
Spis treści
From: Janusz Raniszewski <rniski_at_nospam_man.koszalin.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 16:08:27 +0100


czy wobec tego sa takie uklady aby byly bardzo bardzo szybkie (z
programowalnych)

W taki razie w jaki sposób inni osiągają 350 MHz zegara?
odp. znają do perfekcji dostępne narzędzia, korzystają z własnych narzędzi
zoptymalizowanych pod konkretną kość, optymalizują architekturę procesora
uwzględniając opóźnienia w poszczególnych blokach, stosują pipeling,
zmniejszają do absolutnego minimum szeregi bramek konieczne do zrealizowania
jakiegoś bloku, dodają bloki pomocne w realizowaniu funkcji procesora
niewidoczne dla użytkownika procesora ale istotne z pukntu widzenia działania
procesora np. ekstra rejestry.
Czyli Twój projekt wymaga wiele pracy niewiele mający wspólnego z napisaniem
procesora. Oprócz tego cyzelujemy architekturę i liczymy nanosekundy. Właściwie
zaprojektowany układ pozwoli na synchroniczną pracę wszystkich układów. Z
mojego punktu widzenia Twoje podejście przypomina mi projektanta
mikrokontrolerów z dumą ogłaszającego, że napisał sterownik do akwarium albo
zegar. Sztuką jest dopiero wyciśnięcie z tego co mamy maksimum co można
osiągnąć. Ty ogłaszasz, że to nie Twoja wina, że są takie opóźnienia a ja
twiedzę nieprawda. Wcale nie musisz wykonywać wszystkiego po kolei, jeden takt
a wiele wykonanych funkcji np. pobranie następnej, wykonanie bieżącej
instrukcji i wywalenie wyniku poprzedniej do miejsca przeznaczenia. Apropos
szybkiego kodu w C. Podobnie liczy się nie tylko szybkość wykonania danej
procedury ale jej współdziałanie z programem i otoczeniem żeby np. procesor nie
usypiał na pewien czas bo musi coś wykonać ale normalnie w tym czasie
obsługiwał RSa, klawiaturę wyświetlacz i np. sterował silnikiem. To wszystko
musi grać podobnie jak wspóldziałające bloki w procesorze.
Twoim dziełem jest zaprojektowanie czegoś tam mając do dyspozycji to co masz a
liczy się efekt a nie zwalanie, że procesor wolny.
JanuszR


Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 14:20:39 +0100


Adam Ślosarski wrote:


Wczoraj robilem tego typu testy


na jakiej kości?

tzn. ze uklad ktory ma robic tylko bramke NOT sygnalu wejsciowego jest
ukladem nie optymalnym? inaczej sie przeciez nie da, wiec tutaj jestem juz
ograniczony do np. 300Mhz.

Jak zrobisz proca na jednym NOT to będziesz wielki



--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adam.slosarski_at_nospam_contec.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 15:05:14 +0100


Wczoraj robilem tego typu testy


na jakiej kości?

tzn. testy symulacji - wszystko wirtualnie bez sprzetu (scalaka) patrzylem
symulacje propagacji sygnalow na ukladzie chyba Delta cos tam

tzn. ze uklad ktory ma robic tylko bramke NOT sygnalu wejsciowego jest
ukladem nie optymalnym? inaczej sie przeciez nie da, wiec tutaj jestem
juz
ograniczony do np. 300Mhz.

Jak zrobisz proca na jednym NOT to będziesz wielki

nie chodzi o to, jak zrobie proca ktory bedzie mial 1000 NOT-ow to jesli dla
1 NOT jest 3 - 4 ns opoznienia to dla 1000 to bedzie jeszcze wieksze
opoznienie

--
adams



Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 15:13:39 +0100


Adam Ślosarski wrote:


nie chodzi o to, jak zrobie proca ktory bedzie mial 1000 NOT-ow to jesli dla
1 NOT jest 3 - 4 ns opoznienia to dla 1000 to bedzie jeszcze wieksze
opoznienie

No i tu wreszcie zbliżasz się do rzeczywistości. Jeszcze trochę i
złapiesz, dlaczego 100MHz to nawet na horyzoncie nie zobaczysz...
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "Mister" <wojpie_at_nospam__NSPAM_bielsko.evatronix.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Thu, 31 Oct 2002 15:26:14 +0100


tzn. ze uklad ktory ma robic tylko bramke NOT sygnalu wejsciowego jest
ukladem nie optymalnym? inaczej sie przeciez nie da, wiec tutaj jestem
juz
ograniczony do np. 300Mhz.
Takie gadanie....
jak zrobisz ten 32 bitowy procek i bedzie ci
chodził szybciej niż 5MHz (w FPGA), to daję Ci pół królestwa a i może całe.
Mister





Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:23:08 +0100


Adam Ślosarski wrote:


Dziekuję, zauwazylem ze Pan juz nie raz mi odpowiedzial na nurtujace mnie
pytania,
dziekuje za zaangazowanie w moja nauke elektroniki :)

Pan sobie daruj...



Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]


Ale dopóki nie zaczniesz sie stosować do tego, co ci już dwa razy
wielkimi literami na grupie napisałem, nie usłyszysz ode mnie NIC
więcej. Jednocześnie plonk warning.

--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:52:10 +0100


Ale dopóki nie zaczniesz sie stosować do tego, co ci już dwa razy
wielkimi literami na grupie napisałem, nie usłyszysz ode mnie NIC
więcej. Jednocześnie plonk warning.


Od niedawna zaczalem korzystac z grup dyskusyjnych i jeszcze nie przywyklem
do regulaminu,

Czy teraz jest dobrze?

AdamS



Poprzedni Następny
Wiadomość
Spis treści
From: Marek Lewandowski <nospamabuse_at_nospam_poczta.onet.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 01:19:30 +0100


Adam Ślosarski wrote:

Czy teraz jest dobrze?

Lepiej, jeszcze ustaw linijkę, informującą kogo cytujesz i wstaw

[minus][minus][spacja][enter]

przed sygnaturką. Wtedy każdy leszy od Outlooka czytnik news
automatycznie taki podpis przy odpowiadaniu usunie.
--
Marek Lewandowski ICQ# 10139051/GG# 154441
locustXpoczta|onet|pl
http://locust.republika.pl
[! Odpowiadaj pod cytatem. Tnij cytaty. Podpisuj posty. !]

Poprzedni Następny
Wiadomość
Spis treści
From: "Piotr Zbysinski, EP \(H\)" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Tue, 29 Oct 2002 23:41:05 +0100


wytlumaczcie mi jak to jest z laczeniem tych makrokomorek a wlasciwie
wogole
laczeniem przewodow w ukladach programowalnych - chodzi mi o to ze
niektore
linie nie moga sie przecinac (w zwyklych analogowych ukladach przylutuje
sie
przewodzic nad plytka aby 'przeskoczyl' linie z ktora nie moze sie
krzyzowac
lub prowadzi sie pod spodem plytki). Powtarzam pytanie czy w ukladach FPGA
CPLD i PLD jest tam jakies obejscie np. takie ze linie sa w przestrzeni w
kilku warstwach prowadzone a nie na plasko?

Po zastanowieniu: a co to dla Ciebie za roznica ? Czy zamierzasz
zaprojektowac swoj 32-bitowy procesor dlubiac w konfiguracji polaczen PLD?
Wiesz ile ich jest? Masz tak dokladny mikroskop? ;-))
Nie wiem czy wiesz, ze i4004 projektowany w ten sposob powstawal 2 lata. Z
tego co wiem, zadne z narzedzi do projektowania PLD nie daje az takich
mozliwosci ingerencji w implementacje projektu... A moze napisales jakis
kompilator z "recznym" fittowaniem? Podeslij, please!
Goraco polecam Ci poznanie podstaw techniki i cyfrowej i - pozniej - z
wkraczaniem na liste z przetrawionymi pytaniami. Dla dobra ogolu.
Pzdr
PZb




Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:05:56 +0100


Po zastanowieniu: a co to dla Ciebie za roznica ? Czy zamierzasz
zaprojektowac swoj 32-bitowy procesor dlubiac w konfiguracji polaczen PLD?
Wiesz ile ich jest? Masz tak dokladny mikroskop? ;-))

nie, nie, bylem ciekaw
wiem, ze jest olbrzymia siec polaczen itp, ale nigdzie w ksiazkach nie
znalazlem info ze sa tam warstwy w trzecim wymiarze tzn. jedna jest nad
druga. Ale teraz juz wiem

Nie wiem czy wiesz, ze i4004 projektowany w ten sposob powstawal 2 lata. Z
tego co wiem, zadne z narzedzi do projektowania PLD nie daje az takich
mozliwosci ingerencji w implementacje projektu... A moze napisales jakis
kompilator z "recznym" fittowaniem?

to narazie nie mozliwe, kompilatory sa chyba najtrudniejsza dziedzina w
informatyce do wykonania (oczywiscie zaawansowane kompilatory C - bo
kompilator asm czy jak to zwal asembler jest sprawa b. latwą)

Podeslij, please!
Goraco polecam Ci poznanie podstaw techniki i cyfrowej i - pozniej - z
wkraczaniem na liste z przetrawionymi pytaniami. Dla dobra ogolu.

ok

Pzdr
PZb






Poprzedni Następny
Wiadomość
Spis treści
From: "Piotr Zbysinski, EP \(H\)" <piotr.zbysinski_at_nospam_ep.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 00:17:43 +0100


nie, nie, bylem ciekaw
wiem, ze jest olbrzymia siec polaczen itp, ale nigdzie w ksiazkach nie
znalazlem info ze sa tam warstwy w trzecim wymiarze tzn. jedna jest nad
druga. Ale teraz juz wiem

A ta znasz?
http://www.ep.com.pl/?ksiazki/upwp.htm
Jest w niej to wraznie napisane, bo to jest cecha wiekszosci wspolczesnych
CPLD i pochodnych.
O VHDL-u sa dostepne trzy bardzo dobre ksiazki:
VHDL",
http://www.wnt.com.pl/wnt/ksiazki.nsf/uid/010523111703wBAMR4WZCW7?OpenDocume
nt
Sa dosc tanie i mozesz je kupic za plotem (doslownie).
Jezeli chcesz poznac podstawy, to kup sobie (tez za plotem):
http://www.btc.pl/index.php?id=uppk
Znajdziesz tam odpowiedzi na 90% pytan, ktore zadajesz.


Nie wiem czy wiesz, ze i4004 projektowany w ten sposob powstawal 2 lata.
Z
tego co wiem, zadne z narzedzi do projektowania PLD nie daje az takich
mozliwosci ingerencji w implementacje projektu... A moze napisales jakis
kompilator z "recznym" fittowaniem?

to narazie nie mozliwe, kompilatory sa chyba najtrudniejsza dziedzina w
informatyce do wykonania (oczywiscie zaawansowane kompilatory C - bo
kompilator asm czy jak to zwal asembler jest sprawa b. latwą)
<..........>

Jakich narzedzi uzywasz?
Pzdr
PZb



Poprzedni Następny
Wiadomość
Spis treści
From: "Adam Ślosarski" <adamslosarski_at_nospam_tlen.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 01:03:49 +0100


A ta znasz?
http://www.ep.com.pl/?ksiazki/upwp.htm
- http://www.wkl.com.pl/vhdl.htm

http://www.wnt.com.pl/wnt/ksiazki.nsf/uid/010523111703wBAMR4WZCW7?OpenDocume
http://www.btc.pl/index.php?id=uppk

Fajnie, spisze sobie te ksiazki i wszystkie zakupie, nie oszczedzam
pieniędzy, inwestuje w Informatyke i Elektronike

Jakich narzedzi uzywasz?

Kompilatory C++ (VC, C++ Builder) - mam nawet ksiazke o tym jak zbudowane sa
kompilatory - (syntaktyka - czyli parsowanie jest proste, gorzej z semantyka
czyli rozroznaniem klas, wirtuale, dziedziczenie itp to jest nie do
ogarniecia)

Adams



Poprzedni Następny
Wiadomość
Spis treści
From: "Mister" <wojpie_at_nospam__NSPAM_bielsko.evatronix.com.pl>
Subject: Re: routing w FPGA i/lub CPLD PLD
Date: Wed, 30 Oct 2002 13:30:51 +0100


Wiesz, napisanie procka to powiedzmy "małe piwo" dla kilkunastu wprawnych
modelarzy, ale przetestowanie to kilkanaście miesięcy ciężkiej pracy.

Aktualnie testuję procek 16 bitowy i wiem ile jest z tym problemów a ile
jeszcze nas czeka?
Poprawnie przetestowanie przerwań, przejęć magistrali, itp to dopiero jest
sztuka, którą trzeba wykonać na sprzęcie; trzeba przygotować środowisko
testowe, kilkanaście specjalistycznych różnych układów wymuszających itp.
Dużo by można tu napisać ale niestety nie mam czasu, gdyż praca czeka.
Dodam tylko że fpga w którym się ten wspomniany procek zmiescił plus
peryferia to koszt 1000 $.


Więc życzę powodzenia (jednak myślę (jestem pewien), iż po kilku tygodniach
zrezygnujesz z tego zamierzenia)


Mister