=?iso-8859-1?Q?Re:_FPGA_Altery_bootujace_si=EA_z_szeregowego_EPROM/FLASH?=



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Następny
Wiadomość
Spis treści
From: "Pszemol" <Pszemol_at_nospam_PolBox.com>
Subject: =?iso-8859-1?Q?Re:_FPGA_Altery_bootujace_si=EA_z_szeregowego_EPROM/FLASH?=
Date: Tue, 12 Oct 2004 13:27:57 -0500


"JA" <j_andr_at_nospam_freenet.de> wrote in message news:ckh4g6$95c$01$1_at_nospam_news.t-online.com...
no i jak to sie skonczylo ?
wyszlo, co bylo przyczyna bledu ?

a przy okazji - u mnie w firmie zakazane jest
stosowanie latch'y w projektach, tylko D flip-flop;

Niestety nie jestem w stanie znalezc bledu w projekcie.
W miedzy czasie zbudowalismy trzy nowe plytki (druga runda prototypu)
i zostaly zaprogramowane prawie tym samym kodem (Signal Tap inny)
i dzialaja bardzo dobrze. W tej jednej korci mnie wymiana FPGA na nowy.
Ale na razie nie mam pomyslu jak to zrobic nie niszczac starego...
Nie chodzi tu juz nawet o te 20 dolców ile kosztuje kostka, ale o to, ze
chcialbym miec w zapasie ta "zepsuta" do ewentualnych testów...
Ze tez oni nie robia podstawek do tych obudów 240 pinowych ;-)


========
Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!news.onet.pl!not-for-mai

Poprzedni Następny
Wiadomość
Spis treści
From: "Pszemol" <Pszemol_at_nospam_PolBox.com>
Subject: Re: FPGA Altery bootujace sie z szeregowego EPROM/FLASH
Date: Wed, 13 Oct 2004 12:53:46 -0500


"JA" <j_andr_at_nospam_freenet.de> wrote in message news:ckjmph$35l$05$1_at_nospam_news.t-online.com...
Niestety nie jestem w stanie znalezc bledu w projekcie.

szkoda, to prawie tak pasjonujace, jak kryminal ;)

Zakładam, ze skoro zaprogramowalem tym kodem 3 nastepne plyty
i wszystkie działają bezbłednie to pewnie jednak poszedł się kochać ten
FPGA "elektrostatycznie". Ale to naprawdę dziwne, bo "w miarę" działał.

Ze tez oni nie robia podstawek do tych obudów 240 pinowych ;-)

mamy podstawki pod Stratix, 1508 pin FBGA;
jak sa klopoty, to najpierw podklada sie kawalek papieru
pod pokrywke dociskajaca Altere do podstawki;
dosc czesto problemy znikaja, w kazdym razie wiekszosc z nich :)
po jakims czasie trzeba dodac jeszcze jeden papierek ...

-))) Acha... to ja już jednak wolę porządnie sobie polutować :-)

kiedys prototyp zaczal dzialac 'w kratke', kilka dni zajelo znalezienie
przyczyny, jeden z trzech opornikow ustalajacy sposob bootowania
byl 'zimny', ktos ruszyl plyte, przestawal stykac, nastepne tracenie
i znow byl kontakt;

No takie coś to jest cholerstwo... ciekawe ilu inżynierów
zeszło na zawał zdenerwowanych niewłaściwą pracą swej płyty
prototypowej uszkodzonej w taki wredny sposób ;-)

w jednym z poprzednich postow bylo pytanie o tryger w Sig. Tap;
ja bym dodal jakis licznik, ktory zlicza czas braku aktywnosci
na interesujacej linii [czyli jest zerowany zmiana poziomu na tej
linii] - i Sig. Tap mozna trygerowac na wartosc tego licznika,
czyli osiagnac wlasnie to:
"RXINT nie sygnalizuje przez N milisekund"

Bardzo dobry pomysł. Bo sam kod procesora czuły jest na INT
a nie na jakąś zmienną stanu którą mogę sobie obczaić licznikiem.
Dzięki.

dodanie kawalka kodu sluzacego wylacznie do debuggowania
zwykle ulatwia zycie;

Jasne. Ale w moim przypadku jakakolwiek zmiana kodu w FPGA
powodowała, że układ już działał bez błedu, więc...

No nic, jak już wytestuje te 3 nowe płyty do końca to
wrócę może do tej jednej trefnej - zanim wymienię FPGA
to zaprogramuję EEPROMa nowym kodem - zobaczę co będzie.

jeszcze o Signal Tap - dobra praktyka jest back annotate
golego projektu, i dopiero potem dodanie ST, timing nie bedzie
sie zmienial od kompilacji do kompilacji;

Hm... A jak to należy zrobić w Quartusie II ? Mam wersję 4,1.


========
Path: news-archive.icm.edu.pl!mat.uni.torun.pl!news.man.torun.pl!newsfeed.pionier.net.pl!news-fra1.dfn.de!newsfeed.ision.net!ision!newsfeed.freenet.de!newsfeed00.sul.t-online.de!newsmm00.sul.t-online.de!t-online.de!news.t-online.com!not-for-mai

Poprzedni Następny
Wiadomość
Spis treści
From: "JA" <j_andr_at_nospam_freenet.de>
Subject: Re: FPGA Altery bootujace sie z szeregowego EPROM/FLASH
Date: Thu, 14 Oct 2004 00:00:30 +0200



"Pszemol":


-))) Acha... to ja już jednak wolę porządnie sobie polutować :-)

tez wole :)
ale i z przylutowana mialem 'przygode', jeden pin zasilajacy I/O
byl przylutowany troche, wiec caly bank I/O dzialal 'troche';



Jasne. Ale w moim przypadku jakakolwiek zmiana kodu w FPGA
powodowała, że układ już działał bez błedu, więc...

wiec moze jednak uszkodzona jedna czy kilka cel w srodku ?
choc nie slyszalem jeszcze o takim przypadku w praktyce;
moznaby zapytac Altere, czy to w ogole jest do sprawdzenia
w 'domowych' warunkach;
a moze ta felerna FPGA ma inny speed grade niz inne ?

jeszcze o Signal Tap - dobra praktyka jest back annotate
golego projektu, i dopiero potem dodanie ST, timing nie bedzie
sie zmienial od kompilacji do kompilacji;

Hm... A jak to należy zrobić w Quartusie II ? Mam wersję 4,1.

"critical update" tez ? Altera znalazla buga w tej wersji;

skompilowac [i zrutowac oczywiscie], jesli timing analizer pokazuje,
ze wszystko jest ok:
assignments
back-annotate assignments
nie mam w domu quartusa, wiec nie pamietam ktore pola
trzeba 'odfajkowac', ale to chyba jest w miare proste;
chodzi o to, by narzedzie zapisalo polozenia logiki w konkretnych
LAB'ach i w nastepnych kompilacjach umieszczalo te sama togike
w tym samym miejscu;

rzecz jasna ma to sens, jesli uklad pracuje z czestotliwoscia wyzsza
niz kilkanascie MHz, bo inaczej o klopoty z timingiem trzeba sie
specjalnie postarac, i jesli projekt zajmuje wiecej niz 50% zasobow
kosci;

JA



========
Path: news-archive.icm.edu.pl!news2.icm.edu.pl!agh.edu.pl!news.agh.edu.pl!news.onet.pl!newsgate.onet.pl!niusy.onet.p

Poprzedni Następny
Wiadomość
Spis treści
From: "JA" <j_andr_at_nospam_freenet.de>
Subject: Re: FPGA Altery bootujace się z szeregowego EPROM/FLASH
Date: Wed, 13 Oct 2004 18:58:02 +0200



"Pszemol"


Niestety nie jestem w stanie znalezc bledu w projekcie.

szkoda, to prawie tak pasjonujace, jak kryminal ;)



Ze tez oni nie robia podstawek do tych obudów 240 pinowych ;-)

mamy podstawki pod Stratix, 1508 pin FBGA;
jak sa klopoty, to najpierw podklada sie kawalek papieru
pod pokrywke dociskajaca Altere do podstawki;
dosc czesto problemy znikaja, w kazdym razie wiekszosc z nich :)
po jakims czasie trzeba dodac jeszcze jeden papierek ...

kiedys prototyp zaczal dzialac 'w kratke', kilka dni zajelo znalezienie
przyczyny, jeden z trzech opornikow ustalajacy sposob bootowania
byl 'zimny', ktos ruszyl plyte, przestawal stykac, nastepne tracenie
i znow byl kontakt;

w jednym z poprzednich postow bylo pytanie o tryger w Sig. Tap;
ja bym dodal jakis licznik, ktory zlicza czas braku aktywnosci
na interesujacej linii [czyli jest zerowany zmiana poziomu na tej
linii] - i Sig. Tap mozna trygerowac na wartosc tego licznika,
czyli osiagnac wlasnie to:
"RXINT nie sygnalizuje przez N milisekund"
dodanie kawalka kodu sluzacego wylacznie do debuggowania
zwykle ulatwia zycie;
jeszcze o Signal Tap - dobra praktyka jest back annotate
golego projektu, i dopiero potem dodanie ST, timing nie bedzie
sie zmienial od kompilacji do kompilacji;


JA




========
Path: news-archive.icm.edu.pl!news.gazeta.pl!not-for-mai