Altera VHDL
Masz problem? Zapytaj na forum elektroda.pl
From: Wojt <rwxrwx_at_nospam_poczta.onet.pl>
Subject: Altera VHDL
Date: Sun, 11 Nov 2001 17:22:23 +0100
Witam
Napisałem krótki plik, który miał testować port 2-kierunkowy (inout).
Synteza logiczna wykłada się na przypisaniu wysokiej impedancji w
procesie z dyrektywą 'wait':
"TRI or OPNDRN buffer <net ID number> can only drive logic [(<net ID>)]
if connected to a BIDIR pin"
Nie mam koncepcji co z tym zrobić, help me :)
pzdr
Wojt
---------- plik testio.vhd -----------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use WORK.ALL;
-- Test portow I/O
entity testio is
port (
a : inout std_logic;
clk : in std_logic
);
end testio;
architecture testio of testio is
begin
process
begin
wait until ( (clk = '1') and clk'event );
a <= 'Z';
end process;
end testio;
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Altera VHDL
Date: Tue, 13 Nov 2001 02:33:54 +0100
"Wojt" <rwxrwx_at_nospam_poczta.onet.pl> wrote in message
news:3BEEA5BF.1F3F0DAF_at_nospam_poczta.onet.pl...
Witam
Napisałem krótki plik, który miał testować port 2-kierunkowy (inout).
Synteza logiczna wykłada się na przypisaniu wysokiej impedancji w
procesie z dyrektywą 'wait':
"TRI or OPNDRN buffer <net ID number> can only drive logic [(<net ID>)]
if connected to a BIDIR pin"
Nie mam koncepcji co z tym zrobić, help me :)
Nie wiem co chciales osiagnac przez ten kawalek kodu, ktory w sumie nic nie
robi ? Nie wazne czy bedziesz uzywal inout czy samo out, bo to juz bedzie
zalezalo od tego co to ma robic ale nie da sie w ten sposob. Ty chciales
urychamiac wyjscie output_enable przypisujac stan do zmiennej. To w ogole
sie nie trzyma kupy.
library ieee;
use ieee.std_logic_1164.all;
entity testio is
port(
a :out std_logic;
data :in std_logic;
oe_n :in std_logic;
clk :in std_logic
);
end testio;
architecture arch_testio of testio is
signal temp :std_logic;
begin
a <= data when oe_n='0' else 'Z';
process (clk)
begin
if clk'event and clk='1' then
temp <= data;
end if;
end process;
Tu masz jasno okreslone co sie dzieje. Przepisujesz sobie wejscie data na
kazdym dodatnim zboczu, a sygnal /OE powoduje czy te dane sa na wyjsciu czy
jest tam Z. Przemysl sprawe najpierw co chciales osiagnac :-)
Juliusz
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Altera VHDL, poprawka
Date: Tue, 13 Nov 2001 02:40:10 +0100
Mialo byc tak:
library ieee;
use ieee.std_logic_1164.all;
entity testio is
port(
a :out std_logic;
data :in std_logic;
oe_n :in std_logic;
clk :in std_logic
);
end testio;
architecture arch_testio of testio is
signal temp :std_logic;
begin
a <= temp when oe_n='0' else 'Z'; -- tu byl blad
process (clk)
begin
if clk'event and clk='1' then
temp <= data;
end if;
end process;
end arch_testio;
From: Ireneusz Niemczyk <i.niemczyk_at_nospam_multispedytor.com.pl>
Subject: Re: Altera VHDL, poprawka
Date: Tue, 13 Nov 2001 10:08:05 +0100
Juliuszu, zaniedbujesz nas. To jest Twój zaledwie 5 post w tym miesiącu
(7 było w październiku), obiecaj solenną poprawę ;-))))
--
PZD, Irek.N.
ps. aż tak źle z czasem ?
From: "Juliusz" <jul_at_nospam_fom.pl>
Subject: Re: Altera VHDL, poprawka
Date: Wed, 14 Nov 2001 07:32:15 +0100
"Ireneusz Niemczyk" <i.niemczyk_at_nospam_multispedytor.com.pl> wrote in message
news:3BF0E2F5.960AC9F8_at_nospam_multispedytor.com.pl...
Juliuszu, zaniedbujesz nas. To jest Twój zaledwie 5 post w tym miesiącu
(7 było w październiku), obiecaj solenną poprawę ;-))))
Nie mam sily pisac ostatnio, bo same dyskusje o niczym :-)
J.
From: Ireneusz Niemczyk <i.niemczyk_at_nospam_multispedytor.com.pl>
Subject: Re: Altera VHDL, poprawka
Date: Wed, 14 Nov 2001 11:01:05 +0100
Nie mam sily pisac ostatnio, bo same dyskusje o niczym :-)
J.
A to przykro, a poplotkować nie masz ochoty ? Ciągle tylko ta elektronika i
elektronika......
Grupa jak gdyby lekko evoluowała w tym kierunku. I dobrze!!!
--
PZD, Irek.N.