Czemu zegar w projektach 8-bitowych dzielony przez 12 i ograniczenie do 24MHz?
=?ISO-8859-2?B?UmU6IE1heC4gZndlIGRsYSBsaWN6bmlr83cgdyA4OUMyMDUxLi4u?=
From: dykus_at_nospam_poczta.fm (Dykus)
Subject: =?ISO-8859-2?B?UmU6IE1heC4gZndlIGRsYSBsaWN6bmlr83cgdyA4OUMyMDUxLi4u?=
Date: 10 Nov 2003 16:28:17 +0100
Witam,
Dnia 03-11-10 (poniedziałek) o 14:37, 'Michal' napisał(a):
nie zapominaj o uroku '51 polegajacym na dzieleniu czestotliwosci
zegara przez 12 zanim zostanie uzyty do taktowania CPU..
No właśnie, coś o tym czytałem, ale po co to komu? Czy to dlatego 1
cykl trwa 12 taktów zegara?
Czy sygnał przed podzieleniem jest gdzieś wykorzystywany, czy wprost
po oscylatorze jest dzielnik i dalej sygnał leci na całą resztę uC?
Jeszcze zapytam:
Czy ograniczenie max. częstotliwości oscylatora 24MHz wynika z użytych
układów (dzielnika, itp.)? Raczej nic nie da podłączenie pod procek
np. generatora 48MHz...? :)
--
Pozdrawiam,
Dykus.
--
Zaloz prywatne forum:
http://forum.onet.pl
========
Path: news-archive.icm.edu.pl!news.rmf.pl!agh.edu.pl!news.agh.edu.pl!newsfeed.silweb.pl!newsfeed.tpinternet.pl!atlantis.news.tpi.pl!news.tpi.pl!not-for-mai