Re: ALTERA i isp



Masz problem? Zapytaj na forum elektroda.pl z bramk± pl.misc.elektronika!

Poprzedni Następny
Wiadomość
spis tre¶ci
From: Piotr Laskowski <Piotr.Laskowski_at_nospam_f117.n480.z2.fidonet.org>
Date: Fri, 13 Aug 99 20:48:34 +0200
Subject: Re: ALTERA i isp



Czesc Juliusz !

>> I teraz sedno sprawy - jaki uklad polecasz do czegos co dzialalo by
>> mniej wiecej tak: do ukladu wchodzi sygnal o czestotliwosci np. 4
>> krotnie wiekszej niz CLK, jest dzielony tak aby uzyskac CLK i CLK/2 do
>> taktowania przetwornika A/C. Teraz prawdopodobnie potrzebny bedzie
>> licznik liczacy modulo 1224. Do wygenerowania 3 sygnalow SI trzeba:
mala poprawka...
SI1 - ustawic zew. pin (H) gdy licznik wskazuje 0 i wyzerowac (L) gdy 2
SI2 - jw. (H) dla 408 i (L) 410
Si3 - jw. (H) dla 816 i (L) 818

J> To wyglada pieknie dla PLD, ale sypnij schematem i timingami, bo tak
J> nie chce mi sie hackowac tego co napisales. :-) Nie wydaje sie to
J> wielkim problemem.

Dla mnie problemem jest zaimplementowanie licznika liczacego do 1224. Z reszta
powinienem sobie poradzic.
Co do schematu to nie bardzo wiem jak to wyrazic w tej formie. Chyba 6
komparatorow (3 kanaly po 2 dla ustawiania kazdego stanu logicznego), ktore beda
sprawdzaly czy pozycja licznika zgadza sie z szukana liczba i jeseli tak to beda
zmienialy stan logiczny na jednej z 3 nozek ukladu.
Timingi - sygnal zegarowy bedzie mial ok. 500kHz, czyli jezeli chce wejsc z
czestotliwoscia 4 krotnie wieksza to 2MHz. Moze sprobuje narysowac rysunek o ile
sie nie rozjedzie

CLK*4 /-\_/-\_/-\_/-\_/-\_/-\_/-\_/-\_/-\_/-\_/-\_/-\_/-\_/-\_
CLK /-------\ ______-------\ ______-------\ ______-------\
SIx ___________-------\ ________________________________

kolejny impuls na SIx (x=1..3) powtarza sie co 102 okresy CLK. Same sygnaly SIx
sa przesuniete wxgledem siebie tez o 102 okresy CLK.

Piotrek.

Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Sat, 14 Aug 1999 13:40:18 GMT



Piotr Laskowski napisał(a) w wiadomo¶ci: <934581037_at_nospam_f117.n480.z2.ftn>...

Czesc Juliusz !


Moze sie zmiesci nawet do GALA 22V10 :-) Cross your fingers :-)))))

Zaczalem pisac ci VHDL. Bedzie licznik modulo 1024 (0 do 1023) i na tej
podstawie bede generowal S1, S2 i S3 w zwiazku z CLK. Bedzie asynchroniczny
reset.

Jak masz cos jeszcze do wsadzenia w kostke ? To zrobimy to wtedy na 32
makrocelach i wejdzie cala twoja pozostala TTL-ownia.

Juliusz



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Sat, 14 Aug 1999 14:25:21 GMT



Piotr Laskowski napisał(a) w wiadomo¶ci: <934581037_at_nospam_f117.n480.z2.ftn>...

Czesc Juliusz !


Wiec tak :-) Mam kaca ale w 10 minutek, na szybkiego to zrobilem.

Jest tak, ze masz CLK jakies tam. Licznik liczy modulo 1224 czyli od 0-1223
<== tu moglem popier... ale to tylko przestawic jedna cyferke.

S1 jest zapalany na narastajacym zboczu CLK gdy clk=0 i 1 a gaszony jak
przychodzi zbocze clk=2
S2 jw tyle, ze dla innych wartosci
S3 jw.


Kostka niestety 32 makrocele - rekomenduje CY7C371i-66AC - no chyba, ze ci
potrzeba mniejszych opoznien to musisz dac szybsza. Jest jeszcze kupa
miejsca wiec dawaj reszte co tam wsadzimy.

Kod sie kompiluje bez bledow, ale go nie symulowalem, mimo to powinien
dzialac fairly well :-)

Jedynie musisz sobie zdefiniowac numery pinow i flage pin_avoid do wlasnej
plytki drukowanej.



------- TU SIE ZACZYNA KOD ---------

library ieee;
use ieee.std_logic_1164.all;
library work;
use work.std_arith.all;

entity piotrek is
port (reset_n :in std_logic; -- async reset
clk :in std_logic;
S1 :out std_logic;
S2 :out std_logic;
S3 : out std_logic
);
end piotrek;

architecture arch_piotrek of piotrek is

signal licznik :std_logic_vector (10 downto 0);

begin

-- Do the licznik modulo 1224
process (reset_n, clk)
begin
if reset_n='0' then
licznik <= "00000000000";
elsif clk'event and clk='1' then
if licznik < x"4C8" then -- (0 do 1223) czyli jak 1224 to juz za duzo
(4C8 hex)
licznik <= licznik + 1;
else
licznik <= "00000000000";
end if;
end if;
end process;



-- Do the S1
process (reset_n, clk)
begin
if reset_n='0' then
S1 <= '0';
elsif clk'event and clk='1' then
if licznik=x"0" or licznik=x"1" then
S1 <= '1';
else
S1 <= '0';
end if;
end if;
end process;

-- Do the S2
process (reset_n, clk)
begin
if reset_n='0' then
S2 <= '0';
elsif clk'event and clk='1' then
if licznik=x"198" or licznik=x"199" then
S2 <= '1';
else
S2 <= '0';
end if;
end if;
end process;

-- Do the S3
process (reset_n, clk)
begin
if reset_n='0' then
S3 <= '0';
elsif clk'event and clk='1' then
if licznik=x"330" or licznik=x"331" then
S3 <= '1';
else
S3 <= '0';
end if;
end if;
end process;


end arch_piotrek;

------- TU SIE KONCZY ---------

Juliusz



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Sun, 15 Aug 1999 15:24:10 GMT



Piotr Laskowski napisał(a) w wiadomo¶ci:
<7p61kh$5uf$1_at_nospam_sunsite.icm.edu.pl>...
Juliusz napisał(a) w wiadomo¶ci: ...
Wiec tak :-) Mam kaca ale w 10 minutek, na szybkiego to zrobilem.
Wieeelkie dzieki!


Kostka niestety 32 makrocele - rekomenduje CY7C371i-66AC - no chyba, ze
ci
potrzeba mniejszych opoznien to musisz dac szybsza.
Gdzie moge kupic detalicznie taka kostek? Najchetniej w Warszawie

www.future.com.pl - moze nie jedna sztuke, ale kilka mozna kupic.


Jest jeszcze kupa miejsca wiec dawaj reszte co tam wsadzimy.
Potrzebny jest jeszcze sygnal wyzwalania startu konwersji A/D. Sygnal
powinien byc troche opozniony wzgledem narastajacego zbocza zegara. To
opoznienie bez problemu zrobie sprzetowo w kontrolerze - po prostu
wypuszcze z niego dwa sygnaly 4*CLK przesuniete wzgledem siebie o tyle ile
trzeba. Do struktury PLD powinien wejsc dodatkowy dzielnik przez 4 i
wyjscie z niego na zewnetrzny pin.

Zalezy o ile chcesz opoznic. Jesli o 1/2 okresu to nie ma klopotu, zrobi sie
flip-flopa strobowanego tym CLK na ujemnym zboczu i sie przesunie o polowe,
ale nie wiem czy ty tego chcesz :-)


O ile pozwola mi umiejtnosci sprobuje przesymulowac go we wlasnym
zakresie. Protel PLD powinien chyba go ugryzc? Jakimi narzedziami Ty sie
poslugujesz?

Ja mam WARP-a, ktory kupilem razem ze starter kitem. Zapytaj w Future.
Dostaniesz programator ISR, plytke z kostkami, kilka ksiazek i cale
oprogramowanie.

Juliusz



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Piotr Laskowski" <askowskip_at_nospam_alpha.sggw.waw.pl>
Subject: Re: ALTERA i isp
Date: Mon, 16 Aug 1999 22:28:11 +0200


Juliusz napisał(a) w wiadomo¶ci: ...
Kostka niestety 32 makrocele - rekomenduje CY7C371i-66AC -
Mam juz PDFa. Kostka wyglada bardzo zgrabnie moze nawet za duza na moje
potrzeby, ale zobaczymy - moze cos jeszcze uda sie tam wepchnac

Gdzie moge kupic detalicznie taka kostek? Najchetniej w Warszawie
www.future.com.pl - moze nie jedna sztuke, ale kilka mozna kupic.
Strone zwiedzilem, sprobuje ktoregos dnia nawiedzic firme osobiscie

Potrzebny jest jeszcze sygnal wyzwalania startu konwersji A/D. Sygnal
powinien byc troche opozniony wzgledem narastajacego zbocza zegara. To
opoznienie bez problemu zrobie sprzetowo w kontrolerze - po prostu
wypuszcze z niego dwa sygnaly 4*CLK przesuniete wzgledem siebie o tyle
ile
trzeba.
Zalezy o ile chcesz opoznic. Jesli o 1/2 okresu to nie ma klopotu, zrobi
sie
flip-flopa strobowanego tym CLK na ujemnym zboczu i sie przesunie o
polowe,
ale nie wiem czy ty tego chcesz :-)
Wlasnie - tak na prawde to sam jeszcze nie wiem o ile chce go opoznic.
Cale to opoznienie jest po to, aby sygnal analogowy z przetwornika obrazu
byl juz ustabilizowany i taki pozostal przez caly czas konwersji A/D. Tak
wiec jest to sprawa do zmierzenia oscyloskopem. Dlatego znacznie latwiej
bedzie mi to wygenerowac (plynna zmiana opoznienia!) na kontrolerze
(H8S2655 ma rewelacyjne liczniki) niz na sztywno wpisac do PLD.

Protel PLD powinien chyba go ugryzc?
Okazuje sie ze protel 95 nie chce ugryzc tego VHDL :-(

Jakimi narzedziami Ty sie poslugujesz?
Ja mam WARP-a, ktory kupilem razem ze starter kitem.
Warpa 2 czy 3?

Zapytaj w Future. Dostaniesz programator ISR, plytke z kostkami, kilka
ksiazek i cale oprogramowanie.
Dzieki.


Piotrek.





Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Piotr Laskowski" <askowskip_at_nospam_alpha.sggw.waw.pl>
Subject: Re: ALTERA i isp
Date: Sun, 15 Aug 1999 11:32:59 +0200


Juliusz napisał(a) w wiadomo¶ci: ...
Wiec tak :-) Mam kaca ale w 10 minutek, na szybkiego to zrobilem.
Wieeelkie dzieki!


Kostka niestety 32 makrocele - rekomenduje CY7C371i-66AC - no chyba, ze
ci
potrzeba mniejszych opoznien to musisz dac szybsza.
Gdzie moge kupic detalicznie taka kostek? Najchetniej w Warszawie

Jest jeszcze kupa miejsca wiec dawaj reszte co tam wsadzimy.
Potrzebny jest jeszcze sygnal wyzwalania startu konwersji A/D. Sygnal
powinien byc troche opozniony wzgledem narastajacego zbocza zegara. To
opoznienie bez problemu zrobie sprzetowo w kontrolerze - po prostu
wypuszcze z niego dwa sygnaly 4*CLK przesuniete wzgledem siebie o tyle ile
trzeba. Do struktury PLD powinien wejsc dodatkowy dzielnik przez 4 i
wyjscie z niego na zewnetrzny pin.

Kod sie kompiluje bez bledow, ale go nie symulowalem, mimo to powinien
dzialac fairly well :-)
O ile pozwola mi umiejtnosci sprobuje przesymulowac go we wlasnym
zakresie. Protel PLD powinien chyba go ugryzc? Jakimi narzedziami Ty sie
poslugujesz?

Jedynie musisz sobie zdefiniowac numery pinow i flage pin_avoid do
wlasnej
plytki drukowanej.
Zaczynam uczyc sie VHDL-u od zaraz. :-)

------- TU SIE ZACZYNA KOD ---------
[...]
------- TU SIE KONCZY ---------


Piotrek.



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Piotr Laskowski" <askowskip_at_nospam_alpha.sggw.waw.pl>
Subject: Re: ALTERA i isp
Date: Sun, 15 Aug 1999 15:56:14 +0200


Jezeli mozna, mam jeszcze pare pytan

Jedynie musisz sobie zdefiniowac numery pinow i flage pin_avoid do
wlasnej
plytki drukowanej.
Wlasnie - jak definiuje sie piny? Przejrzalem chyba wszystkie przyklady
napisane w VHDL z programow demonstracyjno-edukacyjnych jakie znalazlem,
ale nigdzie nie wspomina sie o pinologii ani typie ukladu. W jaki sposob
sie to definuje?


------- TU SIE ZACZYNA KOD ---------
library ieee;
use ieee.std_logic_1164.all;
library work;
use work.std_arith.all;
Skad jest ta druga biblioteka? Pierwsza juz znalazlem w programie
ASYLPLUS.

Dopisalem reszte kodu. Wprowadzilem kilka zmian w Twoim przykladzie -
zmienilem sygnal CLK na CLK4 (w rzeczywistosci jest on czterokrotnie
szybszy od wlasciwego CLK, ktory bedzie taktowal przetworniki obrazu),
oraz dodalem pin wyjsciowy CLK oraz fragment do wyzwalania przetwornika
A/D - piny ADS4 i ADS

; ***** kod *********
library ieee;
use ieee.std_logic_1164.all;
library work;
use work.std_arith.all;

entity piotrek is
port (reset_n :in std_logic; -- async reset
clk4 :in std_logic; -- 4 krotnie szybszy zegar wejsciowy
ads4 :in std_logic; -- 4 krotnie szybszy sygnal startu konwersji A/D
clk :out std_logic; -- wlasciwy zegar wychodzacy z ukladu
ads :out std_logic -- wlasciwy sygnal startu konwersji
S1 :out std_logic;
S2 :out std_logic;
S3 :out std_logic
);
end piotrek;

architecture arch_piotrek of piotrek is

signal licznik :std_logic_vector (10 downto 0);
signal dzielnik1 :std_logic_vector (2 downto 0); --dzielnik do CLK4
signal dzielnik2 :std_logic_vector (2 downto 0); --dzielnik do ADS4
begin

process (clk4, clk)
begin
if clk4'event and clk4='1' then
if dzielnik1 = 3 then
dzielnik1 <= dzielnik1+1
end process

process (ads4, ads)
begin
if ads4'event and ads4='1' then
if dzielnik2 = 3 then
dzielnik2 <= dzielnik2+1
end process

* koniec *
i jak, ma szanse zadzialac?

Z programow ktore posiadam nie znalazlem niczego co chcialo by zkompilowac
cokolwiek w VHDL-u. Glownie mam programy z krazkow EP, ale tam sa albo
wersje evaluacyjne, w ktorych nie dziala czesc od VHDL, albo ja jestem
lamerem :-]. Mozesz podrzucic jakis URL z dzialajacymi, bezplatnymi
narzedziami?

Piotrek.




Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Sun, 15 Aug 1999 15:35:27 GMT



Piotr Laskowski napisał(a) w wiadomo¶ci:
<7p6h23$416$1_at_nospam_sunsite.icm.edu.pl>...
Jezeli mozna, mam jeszcze pare pytan

Jedynie musisz sobie zdefiniowac numery pinow i flage pin_avoid do
wlasnej
plytki drukowanej.
Wlasnie - jak definiuje sie piny? Przejrzalem chyba wszystkie przyklady
napisane w VHDL z programow demonstracyjno-edukacyjnych jakie znalazlem,
ale nigdzie nie wspomina sie o pinologii ani typie ukladu. W jaki sposob
sie to definuje?


Tym sie nie przejmuj, napisze to na koncu, to bardzo proste. Dopiero jak
bedziesz mial projekt PCB to sie tym zajmiesz. Poprowadzisz sciezki jak ci
wygodnie i na koncu je podefiniujemy.


------- TU SIE ZACZYNA KOD ---------
library ieee;
use ieee.std_logic_1164.all;
library work;
use work.std_arith.all;
Skad jest ta druga biblioteka? Pierwsza juz znalazlem w programie
ASYLPLUS.


To sa normalne biblioteki kompilatora !! Ponad rok temu dochodzilem jak sie
je wola i jakie maja nazwy. Teraz tylko kopiuje bezmyslnie z poprzednich
projektow, nie wnikajac w szczegoly :-)

Dopisalem reszte kodu. Wprowadzilem kilka zmian w Twoim przykladzie -

* koniec *
i jak, ma szanse zadzialac?


Nie ma prawa dzialac ani troche, bo clk'event odnosi sie do zegara
wchodzacego. Na dodatek zalezy od kostki masz albo 2 wejscia zegarow albo 4
wejscia i juz nic wiecej nie mozesz uzywac.

Z programow ktore posiadam nie znalazlem niczego co chcialo by zkompilowac
cokolwiek w VHDL-u. Glownie mam programy z krazkow EP, ale tam sa albo
wersje evaluacyjne, w ktorych nie dziala czesc od VHDL, albo ja jestem
lamerem :-]. Mozesz podrzucic jakis URL z dzialajacymi, bezplatnymi
narzedziami?


Nie znam nic takiego :-( Zadnej Altery nie cwiczylem nigdy. Jedynie Xilinxa
do FPGA i Cypressa do CPLD.

Bez szczegolowych timingow nic ci wiecej nie pomoge. Musze widziec schemat i
wykres timingow - co kiedy nastepuje. Ja nie wiem po co ci ten CLK i CLK/4 -
jakby nie mozna bylo dac jednego CLK.

Dawaj schemat i te wykresiki to ci napisze VHDL - nawet jak nie bedziesz go
rozumial to chociaz bedzie dzialac i dopiero bedziesz sie zastanawial czemu
-) Zawsze to jakis poczatek. W miedzy czasie zloisz troche kasy na
urzadzeniach i bedziesz sie zastanawial czemu to dziala :-)

Juliusz



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Piotr Laskowski" <askowskip_at_nospam_alpha.sggw.waw.pl>
Subject: Re: ALTERA i isp
Date: Thu, 19 Aug 1999 23:54:51 +0200


Juliusz napisał(a) w wiadomo¶ci: ...
To na poczatku ciezko zaczaic, ale jak bedzie dzialac w ukladzie to sobie
bedziesz poprawial kod i dojdziesz czemu nie dziala twoja wersja.
Mowie ci pokaz ten schemat to cos wniesiemy do niego konstruktywnego.


huh... po kilku dniach zmagan "naumialem" sie troche o ukladach PLD,
wypytalem o ceny i doszedlem do kilku wnioskow.
Raczej nie kupie tego starter kitu Cypressa - pani w Future wspominala cos
o $200. To troche za duzo jak na jeden projekt. Pojedynczej kosci CY7C371i
nie kupie - co najmniej 26 sztuk - wiec pod tym wzgledem odpada. Do tej
pory nie mam niczego co mogloby skompilowac VHDL do postaci wynikowej. :-(
Przerzuce sie na Macha211 - moge to kupic w detalu, jeszcze nie wiem po
ile, ale do tego mam darmowe narzedzia - w pracy juz mam zrarowany
MachProCostam. W dodatku nawet Protel 98 potrafi obsluzyc Macha 211.
Wlasnie usiadlem i napisalem, a wlasciwie to powycinalem z roznych
przykladow to co mi potrzeba i skleilem do kupy. Dziala, tzn kompiluje sie
i przebieg symulacji calkowicie mnie zadowala. Natomiast protel nie
generuje .JED (jak robilem cos na GALu to generowal)?!?. Podejrzewam ze
tym programam MachPro uda sie wygenerowac plik wyjsciowy.

Co do schematu to wlasnie modyfikuje go pod katem zastosowania Macha. Daj
mi jeszcze kilka dni, jak juz dokoncze to dam Ci do sprawdzenia. Ciekawe
jak fachowiec oceni moje wypociny :-)

Jak chcesz objerzec moj dotychczasowy dorobek to oto on:
ps. moze przeniesiemy sie z tym do e-maila? Czyta nas ktos? Ehlooo!

Name Fasola;
Partno Fasola01;
Date 18/08/99;
Revision 01;
Designer Piotr Laskowski;
Company PitLab;
Assembly None;
Location None;
Device mach211;

****************************************************************
/* Uklad do taktowania przetwornikow obrazu */
****************************************************************

* Inputs *
Pin 5 = clk; /* Counter clock */
Pin 2 = ads; /* Counter clear input */
node res;

*
Outputs *
Pin [11..13] = si1..3; /* Wyjscia startu przetwornika obrazu */
Pin [6,8,15,18,3,9,19,4,25,26,27] = [Q10..0];
PIN [28,29] = [P1..0];

Field licznik1 = [Q10..0];
licznik1.ck = clk;
Q0.T = 'b'1;
Q1.T = Q0; /* Wyjscie (CLK div 4) taktujace przetworniki */
Q2.T = Q0 & Q1;
Q3.T = Q0 & Q1 & Q2;
Q4.T = Q0 & Q1 & Q2 & Q3;
Q5.T = Q0 & Q1 & Q2 & Q3 & Q4;
Q6.T = Q0 & Q1 & Q2 & Q3 & Q4 & Q5;
Q7.T = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6;
Q8.T = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
Q9.T = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8;
Q10.T = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & Q9;


/* wyzerowanie ukladu po dojsciu do 1224 */
res = licznik1:'d'1224;
Q0.AR = res;
Q1.AR = res;
Q2.AR = res;
Q3.AR = res;
Q4.AR = res;
Q5.AR = res;
Q6.AR = res;
Q7.AR = res;
Q8.AR = res;
Q9.AR = res;
Q10.AR = res;
/* drugi licznik tez zresetuj */
P0.AR = res;
P1.AR = res;


/* dekoder stanow licznika1 */
si1 = licznik1:['d'001..'d'002];
si2 = licznik1:['d'409..'d'410];
si3 = licznik1:['d'817..'d'818];

/* licznik liczacy do 4 */
Field licznik2 = [P1..0];
licznik2.ck = ads;
P0.T = 'b'1;
P1.T = P0; /* Wyjscie (ADS div 4) do startu przetwornika A/D
*/

/* koniec */

Piotrek.



Poprzedni Następny
Wiadomość
spis tre¶ci
From: mbaszyns_at_nospam_magic.ic.com.pl (Michal Baszynski)
Subject: Re: ALTERA i isp
Date: Tue, 31 Aug 1999 00:07:03 GMT


On Thu, 19 Aug 1999 23:54:51 +0200, "Piotr Laskowski"
<askowskip_at_nospam_alpha.sggw.waw.pl> wrote:


Raczej nie kupie tego starter kitu Cypressa - pani w Future wspominala cos
o $200. To troche za duzo jak na jeden projekt. Pojedynczej kosci CY7C371i
nie kupie - co najmniej 26 sztuk - wiec pod tym wzgledem odpada. Do tej
pory nie mam niczego co mogloby skompilowac VHDL do postaci wynikowej. :-(
Przerzuce sie na Macha211 - moge to kupic w detalu, jeszcze nie wiem po
ile, ale do tego mam darmowe narzedzia - w pracy juz mam zrarowany
MachProCostam. W dodatku nawet Protel 98 potrafi obsluzyc Macha 211.

Future nie sprzedaje pojedynczych sztuk. A moze zamiast MACH 211
lepiej bedzie uzyc nowszego i chyba lepszego M4-64/32? Jest z nowszej
rodziny ( MACH4 zamiast MACH2), ma w kazdej wersji ISP, z Vantisa
zciagnij sobie darmowy pakiet DesignDirect ( jest znacznie nowszy od
MACH XL, z ktorego rozwijanie chyba zrezygnowali ). A kosci kupisz bez
wiekszych problemow w Macropol-u (cos ok.26zl+VAT za wersje 15ns,
czekalem na nie ok 2 tygodni, zamowienie musi byc wieksze od 100 zl)

Michal Baszynski
michal_at_nospam_t17.ds.pwr.wroc.pl
mbaszyns_at_nospam_magic.ic.com.pl

Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Tue, 31 Aug 1999 13:15:11 GMT



Michal Baszynski <mbaszyns_at_nospam_magic.ic.com.pl> wrote in message
news:37ce184e.8102290_at_nospam_news.icm.edu.pl...
On Thu, 19 Aug 1999 23:54:51 +0200, "Piotr Laskowski"
<askowskip_at_nospam_alpha.sggw.waw.pl> wrote:


Raczej nie kupie tego starter kitu Cypressa - pani w Future wspominala
cos
o $200. To troche za duzo jak na jeden projekt. Pojedynczej kosci
CY7C371i
nie kupie - co najmniej 26 sztuk - wiec pod tym wzgledem odpada. Do tej
pory nie mam niczego co mogloby skompilowac VHDL do postaci wynikowej.
-(
Przerzuce sie na Macha211 - moge to kupic w detalu, jeszcze nie wiem po
ile, ale do tego mam darmowe narzedzia - w pracy juz mam zrarowany
MachProCostam. W dodatku nawet Protel 98 potrafi obsluzyc Macha 211.

Future nie sprzedaje pojedynczych sztuk. A moze zamiast MACH 211
lepiej bedzie uzyc nowszego i chyba lepszego M4-64/32? Jest z nowszej
rodziny ( MACH4 zamiast MACH2), ma w kazdej wersji ISP, z Vantisa
zciagnij sobie darmowy pakiet DesignDirect ( jest znacznie nowszy od
MACH XL, z ktorego rozwijanie chyba zrezygnowali ). A kosci kupisz bez
wiekszych problemow w Macropol-u (cos ok.26zl+VAT za wersje 15ns,
czekalem na nie ok 2 tygodni, zamowienie musi byc wieksze od 100 zl)

Niby te $200 to duzo i malo ale pomysl ile zarobisz majac wystarcajaca
wiedze zeby ludziom robic kod czy apgrejdy ich sprzetu. Przegladalem wiele
roznych kompilatorow i narzedzi i naprawde Cypress wydal mi sie
bezkonkurencyjny. Na dodatek ich pomoc techniczna jest super. Odpowiada tego
samego dania. Dostajesz darmowe aktualizacje oprogramowania. Wlasciwie co
kwartal masz nowe CD. Jak jestes zarejestrowanym userem ich kosci to sample
ci wysylaja do 12 sztuk jednorazowo !!!!!!!! Mam takze USB kit od nich i
bawie sie tym wlasnie.
Te $200 to inwestycja w siebie, za te pieniadze masz wszystko zeby robic
powazna produkcje na ich kosciach. Nawet programatory ISR wysylali mi za
darmo do nowych modeli kostek - a kosztuja ponoc $99.

Jak to porownac do czegos innego to taki piccolo z Micromade kosztuje okolo
3000zl ze wszystkimi przystawkami do PLCC, SO-20 i roznych innych gatunkow
kostek.


Juliusz




Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Piotr Laskowski" <askowskip_at_nospam_alpha.sggw.waw.pl>
Subject: Re: ALTERA i isp
Date: Mon, 16 Aug 1999 21:35:12 +0200


Dopisalem reszte kodu. Wprowadzilem kilka zmian w Twoim przykladzie -


clk4 :in std_logic; -- 4 krotnie szybszy zegar wejsciowy

process (clk4, clk)
begin
if clk4'event and clk4='1' then
if dzielnik1 = 3 then
dzielnik1 <= dzielnik1+1
end process

i jak, ma szanse zadzialac?
Nie ma prawa dzialac ani troche, bo clk'event odnosi sie do zegara
wchodzacego. Na dodatek zalezy od kostki masz albo 2 wejscia zegarow albo
4
wejscia i juz nic wiecej nie mozesz uzywac.
Juz kapuje (chyba jednak zadziala) - nieporozumienie polega na odwrotnej
interpretacji sygnalow. U mnie clk4 to zegar wejsciowy, a Ty nazwales w
przykladzie clk_4 zegar wyjsciowy :-)
Zgadza sie?


Mozesz podrzucic jakis URL z dzialajacymi, bezplatnymi narzedziami?
Nie znam nic takiego :-( Zadnej Altery nie cwiczylem nigdy. Jedynie
Xilinxa
do FPGA i Cypressa do CPLD.
Wlasnie cos zciagnelem z sieci. Sprobuje sie pobawic. Jak cos mi wyjdzie
to sie pochwale


Bez szczegolowych timingow nic ci wiecej nie pomoge. Musze widziec
schemat i
wykres timingow - co kiedy nastepuje. Ja nie wiem po co ci ten CLK i
CLK/4 -
jakby nie mozna bylo dac jednego CLK.
Jeden zegar bedzie taktowal przetwornik obrazu, a drugi przetwornik
analogowo-cyfrowy. Obydwa zegary beda mialy ta sama czestotliwosc (4
krotnie wieksza, dlatego obydwa musza byc podzielone /4) ale beda
przesuniete w fazie o czas reakcji analogowych czesci przetwornikow.
Akurat takie cos latwo mi bedzie wygenerowac licznikiem kontrolera. Skoro
ten ukladzik Cypressa moze miec 2 zegary to pozostaje sie tylko cieszyc
-)


Dawaj schemat i te wykresiki to ci napisze VHDL - nawet jak nie bedziesz
go
rozumial to chociaz bedzie dzialac i dopiero bedziesz sie zastanawial
czemu
-) Zawsze to jakis poczatek.
Nie chcialbym az tak bardzo Cie obciazac, chociaz podejrzewac ze to dla
Ciebie pestka. Za wszelka cene bede probowal dokonczyc to we wlasnym
zakresie - chodzi mi o strone edukacyjna - nie mozna zrobic wszystkiego za
"ucznia" - trzeba pozwolic mu na troche samodzielnej pracy, bo inaczej
niebedzie czail o co chodzi :-)

W miedzy czasie zloisz troche kasy na urzadzeniach i bedziesz sie
zastanawial >czemu to dziala :-)
Przyznam sie ze jest w tym sporo racji :-) Chociaz jezeli chodzi o finanse
to z zalozenia ma to byc projekt niekomercyjny, taki na potrzeby rodzinne.
To ma byc ten nieszczesny sortownik optyczny do fasoli - kiedys
rozmawialismy na ten temat w tej grupie. Obecnie zebralem wszystko do kupy
i probuje oprogramowac i uruchomic. Jakby co to troche informacji jest na
mojej stronie http://www.sggw.waw.pl/~laskowskip pod linkiem "optyczny
sortownik fasoli"


Piotrek.



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Mon, 16 Aug 1999 22:43:22 GMT


Nie chcialbym az tak bardzo Cie obciazac, chociaz podejrzewac ze to dla
Ciebie pestka. Za wszelka cene bede probowal dokonczyc to we wlasnym
zakresie - chodzi mi o strone edukacyjna - nie mozna zrobic wszystkiego za
"ucznia" - trzeba pozwolic mu na troche samodzielnej pracy, bo inaczej
niebedzie czail o co chodzi :-)


To na poczatku ciezko zaczaic, ale jak bedzie dzialac w ukladzie to sobie
bedziesz poprawial kod i dojdziesz czemu nie dziala twoja wersja.
Mowie ci pokaz ten schemat to cos wniesiemy do niego konstruktywnego.

Juliusz



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Sun, 15 Aug 1999 15:43:02 GMT


dzielnik robi sie na dwa sposoby. Jeden z nich to taki, ze puszczasz licznik
modulo np. 4 (0..3) i w 2 procesie robisz flip-flopa reagujacego na jedna
tylko wartosc z tego licznika. Mozesz to robic synchronicznie wzgledem CLK
lub asynchronicznie tak jak sie zmienia licznik wzgledem jego CLK.

Mozesz tez uzywac dowolnego asynchronicznego wejscia ale musisz to wejsie
zarejestrowac pod jakims sygnalem jednobitowym, tak zeby jakies tam CLK
synchroniczne moglo zauwazyc, ze ten sygnal sie pojawil ( i znikl)

Juliusz



Poprzedni Następny
Wiadomość
spis tre¶ci
From: "Juliusz" <juliusz_at_nospam_multi-ip.com.pl>
Subject: Re: ALTERA i isp
Date: Sat, 14 Aug 1999 14:25:25 GMT


A tu masz co wygenerowal kompilator. 50% kostki zajete. Masz jeszcze kupe
miejsca.
------------------------------------------------


| | | | | | |
_______________
-| |-
-| |-
-| |-
-| CYPRESS |-
-| |-
-| |- Warp VHDL Synthesis Compiler: Version 4 IR x90
-| |- Copyright (C) 1991, 1992, 1993,
| _____________| 1994, 1995, 1996, 1997 Cypress Semiconductor
| | | | | | |

======================================================================
Compiling: gal0.vhd
Options: -q -yv2 -yu -e10 -w100 -o2 -ygs -fO -fP -v10 -dc371i -pCY7C371I-
66AC gal0.vhd
======================================================================

C:\warp\bin\vhdlfe.exe V4 IR x90: VHDL parser
Sat Aug 14 16:16:25 1999

Library 'work' => directory 'lc371i'
Linking 'C:\warp\lib\common\work\cypress.vif'.
Library 'ieee' => directory 'C:\warp\lib\ieee\work'
Linking 'C:\warp\lib\ieee\work\stdlogic.vif'.
Library 'work' => directory 'lc371i'
Linking 'C:\warp\lib\common\stdlogic\lpmpkg.vif'.
Linking 'C:\warp\lib\common\stdlogic\rtlpkg.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_cnst.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_mth.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_gen.vif'.
gal0.vhd (line 27, col 30): Note: Substituting module 'cmp_vv_ss' for '<'.
gal0.vhd (line 28, col 27): Note: Substituting module 'add_vi_ss' for '+'.
gal0.vhd (line 43, col 20): Note: Substituting module 'cmp_vv_ss' for '='.
gal0.vhd (line 43, col 38): Note: Substituting module 'cmp_vv_ss' for '='.
gal0.vhd (line 57, col 22): Note: Substituting module 'cmp_vv_ss' for '='.
gal0.vhd (line 57, col 42): Note: Substituting module 'cmp_vv_ss' for '='.
gal0.vhd (line 71, col 22): Note: Substituting module 'cmp_vv_ss' for '='.
gal0.vhd (line 71, col 42): Note: Substituting module 'cmp_vv_ss' for '='.

C:\warp\bin\vhdlfe.exe: No errors.


C:\warp\bin\tovif.exe V4 IR x90: High-level synthesis
Sat Aug 14 16:16:27 1999

Linking 'C:\warp\lib\common\work\cypress.vif'.
Linking 'C:\warp\lib\ieee\work\stdlogic.vif'.
Linking 'C:\warp\lib\common\stdlogic\lpmpkg.vif'.
Linking 'C:\warp\lib\common\stdlogic\rtlpkg.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_cnst.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_mth.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_gen.vif'.
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_ss_generic1'.
Removing left side of wire: dataa(11) <= '0'.
Removing left side of wire: dataa(10) <= a(10).
Removing left side of wire: dataa(9) <= a(9).
Removing left side of wire: dataa(8) <= a(8).
Removing left side of wire: dataa(7) <= a(7).
Removing left side of wire: dataa(6) <= a(6).
Removing left side of wire: dataa(5) <= a(5).
Removing left side of wire: dataa(4) <= a(4).
Removing left side of wire: dataa(3) <= a(3).
Removing left side of wire: dataa(2) <= a(2).
Removing left side of wire: dataa(1) <= a(1).
Removing left side of wire: dataa(0) <= a(0).
Removing left side of wire: datab(11) <= b(0).
Removing left side of wire: datab(10) <= b(1).
Removing left side of wire: datab(9) <= b(2).
Removing left side of wire: datab(8) <= b(3).
Removing left side of wire: datab(7) <= b(4).
Removing left side of wire: datab(6) <= b(5).
Removing left side of wire: datab(5) <= b(6).
Removing left side of wire: datab(4) <= b(7).
Removing left side of wire: datab(3) <= b(8).
Removing left side of wire: datab(2) <= b(9).
Removing left side of wire: datab(1) <= b(10).
Removing left side of wire: datab(0) <= b(11).
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_vv_ss_generic0'.
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_ss_generic3'.
Removing left side of wire: dataa(11) <= '0'.
Removing left side of wire: dataa(10) <= a(10).
Removing left side of wire: dataa(9) <= a(9).
Removing left side of wire: dataa(8) <= a(8).
Removing left side of wire: dataa(7) <= a(7).
Removing left side of wire: dataa(6) <= a(6).
Removing left side of wire: dataa(5) <= a(5).
Removing left side of wire: dataa(4) <= a(4).
Removing left side of wire: dataa(3) <= a(3).
Removing left side of wire: dataa(2) <= a(2).
Removing left side of wire: dataa(1) <= a(1).
Removing left side of wire: dataa(0) <= a(0).
Removing left side of wire: datab(11) <= b(0).
Removing left side of wire: datab(10) <= b(1).
Removing left side of wire: datab(9) <= b(2).
Removing left side of wire: datab(8) <= b(3).
Removing left side of wire: datab(7) <= b(4).
Removing left side of wire: datab(6) <= b(5).
Removing left side of wire: datab(5) <= b(6).
Removing left side of wire: datab(4) <= b(7).
Removing left side of wire: datab(3) <= b(8).
Removing left side of wire: datab(2) <= b(9).
Removing left side of wire: datab(1) <= b(10).
Removing left side of wire: datab(0) <= b(11).
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_vv_ss_generic2'.
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_ss_generic5'.
Removing left side of wire: dataa(11) <= '0'.
Removing left side of wire: dataa(10) <= a(10).
Removing left side of wire: dataa(9) <= a(9).
Removing left side of wire: dataa(8) <= a(8).
Removing left side of wire: dataa(7) <= a(7).
Removing left side of wire: dataa(6) <= a(6).
Removing left side of wire: dataa(5) <= a(5).
Removing left side of wire: dataa(4) <= a(4).
Removing left side of wire: dataa(3) <= a(3).
Removing left side of wire: dataa(2) <= a(2).
Removing left side of wire: dataa(1) <= a(1).
Removing left side of wire: dataa(0) <= a(0).
Removing left side of wire: datab(11) <= b(0).
Removing left side of wire: datab(10) <= b(1).
Removing left side of wire: datab(9) <= b(2).
Removing left side of wire: datab(8) <= b(3).
Removing left side of wire: datab(7) <= b(4).
Removing left side of wire: datab(6) <= b(5).
Removing left side of wire: datab(5) <= b(6).
Removing left side of wire: datab(4) <= b(7).
Removing left side of wire: datab(3) <= b(8).
Removing left side of wire: datab(2) <= b(9).
Removing left side of wire: datab(1) <= b(10).
Removing left side of wire: datab(0) <= b(11).
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_vv_ss_generic4'.
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_ss_generic7'.
Removing left side of wire: dataa(11) <= '0'.
Removing left side of wire: dataa(10) <= a(10).
Removing left side of wire: dataa(9) <= a(9).
Removing left side of wire: dataa(8) <= a(8).
Removing left side of wire: dataa(7) <= a(7).
Removing left side of wire: dataa(6) <= a(6).
Removing left side of wire: dataa(5) <= a(5).
Removing left side of wire: dataa(4) <= a(4).
Removing left side of wire: dataa(3) <= a(3).
Removing left side of wire: dataa(2) <= a(2).
Removing left side of wire: dataa(1) <= a(1).
Removing left side of wire: dataa(0) <= a(0).
Removing left side of wire: datab(11) <= b(0).
Removing left side of wire: datab(10) <= b(1).
Removing left side of wire: datab(9) <= b(2).
Removing left side of wire: datab(8) <= b(3).
Removing left side of wire: datab(7) <= b(4).
Removing left side of wire: datab(6) <= b(5).
Removing left side of wire: datab(5) <= b(6).
Removing left side of wire: datab(4) <= b(7).
Removing left side of wire: datab(3) <= b(8).
Removing left side of wire: datab(2) <= b(9).
Removing left side of wire: datab(1) <= b(10).
Removing left side of wire: datab(0) <= b(11).
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_vv_ss_generic6'.
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_ss_generic9'.
Removing left side of wire: dataa(11) <= '0'.
Removing left side of wire: dataa(10) <= a(10).
Removing left side of wire: dataa(9) <= a(9).
Removing left side of wire: dataa(8) <= a(8).
Removing left side of wire: dataa(7) <= a(7).
Removing left side of wire: dataa(6) <= a(6).
Removing left side of wire: dataa(5) <= a(5).
Removing left side of wire: dataa(4) <= a(4).
Removing left side of wire: dataa(3) <= a(3).
Removing left side of wire: dataa(2) <= a(2).
Removing left side of wire: dataa(1) <= a(1).
Removing left side of wire: dataa(0) <= a(0).
Removing left side of wire: datab(11) <= b(0).
Removing left side of wire: datab(10) <= b(1).
Removing left side of wire: datab(9) <= b(2).
Removing left side of wire: datab(8) <= b(3).
Removing left side of wire: datab(7) <= b(4).
Removing left side of wire: datab(6) <= b(5).
Removing left side of wire: datab(5) <= b(6).
Removing left side of wire: datab(4) <= b(7).
Removing left side of wire: datab(3) <= b(8).
Removing left side of wire: datab(2) <= b(9).
Removing left side of wire: datab(1) <= b(10).
Removing left side of wire: datab(0) <= b(11).
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_vv_ss_generic8'.
Note: Removing wires from arch. 'generic_instance' of entity
'finc_generic12'.
Removing left side of wire: b(0) <= cin.
Note: Removing wires from arch. 'generic_instance' of entity
'add_ss_generic11'.
Removing left side of wire: a(10) <= aa(10).
Removing left side of wire: a(9) <= aa(9).
Removing left side of wire: a(8) <= aa(8).
Removing left side of wire: a(7) <= aa(7).
Removing left side of wire: a(6) <= aa(6).
Removing left side of wire: a(5) <= aa(5).
Removing left side of wire: a(4) <= aa(4).
Removing left side of wire: a(3) <= aa(3).
Removing left side of wire: a(2) <= aa(2).
Removing left side of wire: a(1) <= aa(1).
Removing left side of wire: a(0) <= aa(0).
Removing left side of wire: b(10) <= bb(10).
Removing left side of wire: b(9) <= bb(9).
Removing left side of wire: b(8) <= bb(8).
Removing left side of wire: b(7) <= bb(7).
Removing left side of wire: b(6) <= bb(6).
Removing left side of wire: b(5) <= bb(5).
Removing left side of wire: b(4) <= bb(4).
Removing left side of wire: b(3) <= bb(3).
Removing left side of wire: b(2) <= bb(2).
Removing left side of wire: b(1) <= bb(1).
Removing left side of wire: b(0) <= bb(0).
Note: Removing wires from arch. 'generic_instance' of entity
'add_vi_ss_generic10'.
Removing left side of wire: b(10) <= '0'.
Removing left side of wire: b(9) <= '0'.
Removing left side of wire: b(8) <= '0'.
Removing left side of wire: b(7) <= '0'.
Removing left side of wire: b(6) <= '0'.
Removing left side of wire: b(5) <= '0'.
Removing left side of wire: b(4) <= '0'.
Removing left side of wire: b(3) <= '0'.
Removing left side of wire: b(2) <= '0'.
Removing left side of wire: b(1) <= '0'.
Removing left side of wire: b(0) <= '1'.
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_ss_generic14'.
Removing left side of wire: dataa(10) <= a(10).
Removing left side of wire: dataa(9) <= a(9).
Removing left side of wire: dataa(8) <= a(8).
Removing left side of wire: dataa(7) <= a(7).
Removing left side of wire: dataa(6) <= a(6).
Removing left side of wire: dataa(5) <= a(5).
Removing left side of wire: dataa(4) <= a(4).
Removing left side of wire: dataa(3) <= a(3).
Removing left side of wire: dataa(2) <= a(2).
Removing left side of wire: dataa(1) <= a(1).
Removing left side of wire: dataa(0) <= a(0).
Removing left side of wire: datab(10) <= '0'.
Removing left side of wire: datab(9) <= '0'.
Removing left side of wire: datab(8) <= '0'.
Removing left side of wire: datab(7) <= '0'.
Removing left side of wire: datab(6) <= '0'.
Removing left side of wire: datab(5) <= '0'.
Removing left side of wire: datab(4) <= '0'.
Removing left side of wire: datab(3) <= b(0).
Removing left side of wire: datab(2) <= b(1).
Removing left side of wire: datab(1) <= b(2).
Removing left side of wire: datab(0) <= b(3).
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_vv_ss_generic13'.
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_ss_generic16'.
Removing left side of wire: dataa(10) <= a(10).
Removing left side of wire: dataa(9) <= a(9).
Removing left side of wire: dataa(8) <= a(8).
Removing left side of wire: dataa(7) <= a(7).
Removing left side of wire: dataa(6) <= a(6).
Removing left side of wire: dataa(5) <= a(5).
Removing left side of wire: dataa(4) <= a(4).
Removing left side of wire: dataa(3) <= a(3).
Removing left side of wire: dataa(2) <= a(2).
Removing left side of wire: dataa(1) <= a(1).
Removing left side of wire: dataa(0) <= a(0).
Removing left side of wire: datab(10) <= '0'.
Removing left side of wire: datab(9) <= '0'.
Removing left side of wire: datab(8) <= '0'.
Removing left side of wire: datab(7) <= '0'.
Removing left side of wire: datab(6) <= '0'.
Removing left side of wire: datab(5) <= '0'.
Removing left side of wire: datab(4) <= '0'.
Removing left side of wire: datab(3) <= b(0).
Removing left side of wire: datab(2) <= b(1).
Removing left side of wire: datab(1) <= b(2).
Removing left side of wire: datab(0) <= b(3).
Note: Removing wires from arch. 'generic_instance' of entity
'cmp_vv_ss_generic15'.
Note: Removing wires from arch. 'arch_piotrek' of entity 'piotrek'.

C:\warp\bin\tovif.exe: No errors.


C:\warp\bin\topld.exe V4 IR x96: Synthesis and optimization
Sat Aug 14 16:16:31 1999

Linking 'C:\warp\lib\common\work\cypress.vif'.
Linking 'C:\warp\lib\ieee\work\stdlogic.vif'.
Linking 'C:\warp\lib\common\stdlogic\lpmpkg.vif'.
Linking 'C:\warp\lib\common\stdlogic\rtlpkg.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_cnst.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_mth.vif'.
Linking 'C:\warp\lib\common\stdlogic\mod_gen.vif'.
Linking 'C:\warp\lib\lc370\stdlogic\c370.vif'.

----------------------------------------------------------
Detecting unused logic.
----------------------------------------------------------

Synthesized names
MODULE_1_g2_a0 gta3
MODULE_1_g2_a0 gta2
MODIN1_2
MODULE_1_g2_a0 gta1
MODIN1_1
MODULE_1_g2_a0 gta0
MODIN1_0

Deleted 0 User equations/components.
Deleted 0 Synthesized equations/components.

------------------------------------------------------
Alias Detection
------------------------------------------------------
Aliasing licznik_9R to licznik_10R
Aliasing licznik_9S to licznik_10S
Aliasing licznik_8R to licznik_10R
Aliasing licznik_8S to licznik_10S
Aliasing licznik_7R to licznik_10R
Aliasing licznik_7S to licznik_10S
Aliasing licznik_6R to licznik_10R
Aliasing licznik_6S to licznik_10S
Aliasing licznik_5R to licznik_10R
Aliasing licznik_5S to licznik_10S
Aliasing licznik_4R to licznik_10R
Aliasing licznik_4S to licznik_10S
Aliasing licznik_3R to licznik_10R
Aliasing licznik_3S to licznik_10S
Aliasing licznik_2R to licznik_10R
Aliasing licznik_2S to licznik_10S
Aliasing licznik_1R to licznik_10R
Aliasing licznik_1S to licznik_10S
Aliasing licznik_0R to licznik_10R
Aliasing licznik_0S to licznik_10S
Aliasing s1R to licznik_10R
Aliasing s1S to licznik_10S
Aliasing s2R to licznik_10R
Aliasing s2S to licznik_10S
Aliasing s3R to licznik_10R
Aliasing s3S to licznik_10S
Aliasing MODULE_1_g2_a0 lta11 to licznik_10S
Aliasing MODULE_1_g2_a0 gta11 to licznik_10S
Aliasing MODIN2_10 to MODIN1_10
Aliasing MODIN2_9 to MODIN1_9
Aliasing MODIN2_8 to MODIN1_8
Aliasing MODIN2_7 to MODIN1_7
Aliasing MODIN2_6 to MODIN1_6
Aliasing MODIN2_5 to MODIN1_5
Aliasing MODIN2_4 to MODIN1_4
Aliasing MODIN2_3 to MODIN1_3
Aliasing MODULE_3_g2_a0 eqa11 to MODULE_2_g2_a0 eqa11
Aliasing MODIN3_10 to MODIN1_10
Aliasing MODIN3_9 to MODIN1_9
Aliasing MODIN3_8 to MODIN1_8
Aliasing MODIN3_7 to MODIN1_7
Aliasing MODIN3_6 to MODIN1_6
Aliasing MODIN3_5 to MODIN1_5
Aliasing MODIN3_4 to MODIN1_4
Aliasing MODIN3_3 to MODIN1_3
Aliasing MODIN3_2 to MODIN2_2
Aliasing MODIN3_1 to MODIN2_1
Aliasing MODIN3_0 to MODIN2_0
Aliasing MODULE_4_g2_a0 eqa11 to MODULE_2_g2_a0 eqa11
Aliasing MODIN4_10 to MODIN1_10
Aliasing MODIN4_9 to MODIN1_9
Aliasing MODIN4_8 to MODIN1_8
Aliasing MODIN4_7 to MODIN1_7
Aliasing MODIN4_6 to MODIN1_6
Aliasing MODIN4_5 to MODIN1_5
Aliasing MODIN4_4 to MODIN1_4
Aliasing MODIN4_3 to MODIN1_3
Aliasing MODIN4_2 to MODIN2_2
Aliasing MODIN4_1 to MODIN2_1
Aliasing MODIN4_0 to MODIN2_0
Aliasing MODULE_5_g2_a0 eqa11 to MODULE_2_g2_a0 eqa11
Aliasing MODIN5_10 to MODIN1_10
Aliasing MODIN5_9 to MODIN1_9
Aliasing MODIN5_8 to MODIN1_8
Aliasing MODIN5_7 to MODIN1_7
Aliasing MODIN5_6 to MODIN1_6
Aliasing MODIN5_5 to MODIN1_5
Aliasing MODIN5_4 to MODIN1_4
Aliasing MODIN5_3 to MODIN1_3
Aliasing MODIN5_2 to MODIN2_2
Aliasing MODIN5_1 to MODIN2_1
Aliasing MODIN5_0 to MODIN2_0
Aliasing MODIN6_9 to MODIN1_9
Aliasing MODIN6_10 to MODIN1_10
Aliasing MODIN6_8 to MODIN1_8
Aliasing MODIN6_7 to MODIN1_7
Aliasing MODIN6_6 to MODIN1_6
Aliasing MODIN6_5 to MODIN1_5
Aliasing MODIN6_4 to MODIN1_4
Aliasing MODIN6_3 to MODIN1_3
Aliasing MODIN6_2 to MODIN2_2
Aliasing MODIN6_1 to MODIN2_1
Aliasing MODIN6_0 to MODIN2_0
Aliasing MODULE_6_g2_a0_g1_z1_s0_g1_u0 c0 to MODULE_2_g2_a0 eqa11
Aliasing MODIN7_10 to MODIN1_10
Aliasing MODIN7_9 to MODIN1_9
Aliasing MODIN7_8 to MODIN1_8
Aliasing MODIN7_7 to MODIN1_7
Aliasing MODIN7_6 to MODIN1_6
Aliasing MODIN7_5 to MODIN1_5
Aliasing MODIN7_4 to MODIN1_4
Aliasing MODIN7_3 to MODIN1_3
Aliasing MODIN7_2 to MODIN2_2
Aliasing MODIN7_1 to MODIN2_1
Aliasing MODIN7_0 to MODIN2_0
Aliasing MODIN8_10 to MODIN1_10
Aliasing MODIN8_9 to MODIN1_9
Aliasing MODIN8_8 to MODIN1_8
Aliasing MODIN8_7 to MODIN1_7
Aliasing MODIN8_6 to MODIN1_6
Aliasing MODIN8_5 to MODIN1_5
Aliasing MODIN8_4 to MODIN1_4
Aliasing MODIN8_3 to MODIN1_3
Aliasing MODIN8_2 to MODIN2_2
Aliasing MODIN8_1 to MODIN2_1
Aliasing MODIN8_0 to MODIN2_0
Removing Rhs of wire cmp_vv_ss_MODGEN_1[6] = MODULE_1_g2_a0 lta0[94]
Removing Rhs of wire cmp_vv_ss_MODGEN_1[6] = MODULE_1_g2_a0 lta1[91]
Removing Rhs of wire cmp_vv_ss_MODGEN_1[6] = MODULE_1_g2_a0 lta2[88]
Removing Rhs of wire cmp_vv_ss_MODGEN_1[6] = MODULE_1_g2_a0 lta3[85]
Removing Rhs of wire add_vi_ss_MODGEN_2_10[7] = MODULE_6_g2_a0 s10[189]
Removing Rhs of wire add_vi_ss_MODGEN_2_9[9] = MODULE_6_g2_a0 s9[190]
Removing Rhs of wire add_vi_ss_MODGEN_2_8[11] = MODULE_6_g2_a0 s8[191]
Removing Rhs of wire add_vi_ss_MODGEN_2_7[13] = MODULE_6_g2_a0 s7[192]
Removing Rhs of wire add_vi_ss_MODGEN_2_6[15] = MODULE_6_g2_a0 s6[193]
Removing Rhs of wire add_vi_ss_MODGEN_2_5[17] = MODULE_6_g2_a0 s5[194]
Removing Rhs of wire add_vi_ss_MODGEN_2_4[19] = MODULE_6_g2_a0 s4[195]
Removing Rhs of wire add_vi_ss_MODGEN_2_3[21] = MODULE_6_g2_a0 s3[196]
Removing Rhs of wire add_vi_ss_MODGEN_2_2[23] = MODULE_6_g2_a0 s2[197]
Removing Rhs of wire add_vi_ss_MODGEN_2_1[25] = MODULE_6_g2_a0 s1[198]
Removing Rhs of wire add_vi_ss_MODGEN_2_0[27] = MODULE_6_g2_a0 s0[199]
Removing Lhs of wire licznik_9R[30] = licznik_10R[28]
Removing Lhs of wire licznik_9S[31] = licznik_10S[29]
Removing Lhs of wire licznik_8R[32] = licznik_10R[28]
Removing Lhs of wire licznik_8S[33] = licznik_10S[29]
Removing Lhs of wire licznik_7R[34] = licznik_10R[28]
Removing Lhs of wire licznik_7S[35] = licznik_10S[29]
Removing Lhs of wire licznik_6R[36] = licznik_10R[28]
Removing Lhs of wire licznik_6S[37] = licznik_10S[29]
Removing Lhs of wire licznik_5R[38] = licznik_10R[28]
Removing Lhs of wire licznik_5S[39] = licznik_10S[29]
Removing Lhs of wire licznik_4R[40] = licznik_10R[28]
Removing Lhs of wire licznik_4S[41] = licznik_10S[29]
Removing Lhs of wire licznik_3R[42] = licznik_10R[28]
Removing Lhs of wire licznik_3S[43] = licznik_10S[29]
Removing Lhs of wire licznik_2R[44] = licznik_10R[28]
Removing Lhs of wire licznik_2S[45] = licznik_10S[29]
Removing Lhs of wire licznik_1R[46] = licznik_10R[28]
Removing Lhs of wire licznik_1S[47] = licznik_10S[29]
Removing Lhs of wire licznik_0R[48] = licznik_10R[28]
Removing Lhs of wire licznik_0S[49] = licznik_10S[29]
Removing Rhs of wire cmp_vv_ss_MODGEN_3[50] = MODULE_7_g2_a0 eqa0[242]
Removing Rhs of wire cmp_vv_ss_MODGEN_4[51] = MODULE_8_g2_a0 eqa0[264]
Removing Lhs of wire s1R[52] = licznik_10R[28]
Removing Lhs of wire s1S[53] = licznik_10S[29]
Removing Rhs of wire cmp_vv_ss_MODGEN_5[54] = MODULE_2_g2_a0 eqa0[118]
Removing Rhs of wire cmp_vv_ss_MODGEN_6[55] = MODULE_4_g2_a0 eqa0[164]
Removing Lhs of wire s2R[56] = licznik_10R[28]
Removing Lhs of wire s2S[57] = licznik_10S[29]
Removing Rhs of wire cmp_vv_ss_MODGEN_7[58] = MODULE_3_g2_a0 eqa0[141]
Removing Rhs of wire cmp_vv_ss_MODGEN_8[59] = MODULE_5_g2_a0 eqa0[187]
Removing Lhs of wire s3R[60] = licznik_10R[28]
Removing Lhs of wire s3S[61] = licznik_10S[29]
Removing Rhs of wire MODULE_1_g2_a0 lta11[62] = licznik_10S[29]
Removing Lhs of wire MODULE_1_g2_a0 gta11[63] = MODULE_1_g2_a0 lta11[62]
Removing Lhs of wire MODIN1_10[65] = licznik_10[5]
Removing Lhs of wire MODULE_1_g2_a0 gta10[66] = MODULE_1_g2_a0 lta11[62]
Removing Lhs of wire MODULE_1_g2_a0 lta9[67] = MODULE_1_g2_a0 lta10[64]
Removing Lhs of wire MODIN1_9[69] = licznik_9[8]
Removing Lhs of wire MODULE_1_g2_a0 lta8[70] = MODULE_1_g2_a0 lta10[64]
Removing Lhs of wire MODIN1_8[72] = licznik_8[10]
Removing Lhs of wire MODIN1_7[74] = licznik_7[12]
Removing Lhs of wire MODULE_1_g2_a0 gta7[75] = MODULE_1_g2_a0 gta8[71]
Removing Lhs of wire MODIN1_6[77] = licznik_6[14]
Removing Lhs of wire MODULE_1_g2_a0 gta6[78] = MODULE_1_g2_a0 gta8[71]
Removing Lhs of wire MODULE_1_g2_a0 lta5[79] = MODULE_1_g2_a0 lta6[76]
Removing Lhs of wire MODIN1_5[81] = licznik_5[16]
Removing Lhs of wire MODULE_1_g2_a0 lta4[82] = MODULE_1_g2_a0 lta6[76]
Removing Lhs of wire MODIN1_4[84] = licznik_4[18]
Removing Lhs of wire MODIN1_3[86] = licznik_3[20]
Removing Lhs of wire MODIN2_10[99] = licznik_10[5]
Removing Lhs of wire MODIN2_9[101] = licznik_9[8]
Removing Lhs of wire MODIN2_8[103] = licznik_8[10]
Removing Lhs of wire MODIN2_7[105] = licznik_7[12]
Removing Lhs of wire MODIN2_6[107] = licznik_6[14]
Removing Lhs of wire MODIN2_5[109] = licznik_5[16]
Removing Lhs of wire MODIN2_4[111] = licznik_4[18]
Removing Lhs of wire MODIN2_3[113] = licznik_3[20]
Removing Lhs of wire MODIN2_2[115] = licznik_2[22]
Removing Lhs of wire MODIN2_1[117] = licznik_1[24]
Removing Lhs of wire MODIN2_0[119] = licznik_0[26]
Removing Lhs of wire MODULE_3_g2_a0 eqa11[120] = MODULE_2_g2_a0 eqa11[97]
Removing Lhs of wire MODIN3_10[122] = licznik_10[5]
Removing Lhs of wire MODIN3_9[124] = licznik_9[8]
Removing Lhs of wire MODIN3_8[126] = licznik_8[10]
Removing Lhs of wire MODIN3_7[128] = licznik_7[12]
Removing Lhs of wire MODIN3_6[130] = licznik_6[14]
Removing Lhs of wire MODIN3_5[132] = licznik_5[16]
Removing Lhs of wire MODIN3_4[134] = licznik_4[18]
Removing Lhs of wire MODIN3_3[136] = licznik_3[20]
Removing Lhs of wire MODIN3_2[138] = licznik_2[22]
Removing Lhs of wire MODIN3_1[140] = licznik_1[24]
Removing Lhs of wire MODIN3_0[142] = licznik_0[26]
Removing Lhs of wire MODULE_4_g2_a0 eqa11[143] = MODULE_2_g2_a0 eqa11[97]
Removing Lhs of wire MODIN4_10[145] = licznik_10[5]
Removing Lhs of wire MODIN4_9[147] = licznik_9[8]
Removing Lhs of wire MODIN4_8[149] = licznik_8[10]
Removing Lhs of wire MODIN4_7[151] = licznik_7[12]
Removing Lhs of wire MODIN4_6[153] = licznik_6[14]
Removing Lhs of wire MODIN4_5[155] = licznik_5[16]
Removing Lhs of wire MODIN4_4[157] = licznik_4[18]
Removing Lhs of wire MODIN4_3[159] = licznik_3[20]
Removing Lhs of wire MODIN4_2[161] = licznik_2[22]
Removing Lhs of wire MODIN4_1[163] = licznik_1[24]
Removing Lhs of wire MODIN4_0[165] = licznik_0[26]
Removing Lhs of wire MODULE_5_g2_a0 eqa11[166] = MODULE_2_g2_a0 eqa11[97]
Removing Lhs of wire MODIN5_10[168] = licznik_10[5]
Removing Lhs of wire MODIN5_9[170] = licznik_9[8]
Removing Lhs of wire MODIN5_8[172] = licznik_8[10]
Removing Lhs of wire MODIN5_7[174] = licznik_7[12]
Removing Lhs of wire MODIN5_6[176] = licznik_6[14]
Removing Lhs of wire MODIN5_5[178] = licznik_5[16]
Removing Lhs of wire MODIN5_4[180] = licznik_4[18]
Removing Lhs of wire MODIN5_3[182] = licznik_3[20]
Removing Lhs of wire MODIN5_2[184] = licznik_2[22]
Removing Lhs of wire MODIN5_1[186] = licznik_1[24]
Removing Lhs of wire MODIN5_0[188] = licznik_0[26]
Removing Lhs of wire MODIN6_9[201] = licznik_9[8]
Removing Lhs of wire MODIN6_10[203] = licznik_10[5]
Removing Lhs of wire MODIN6_8[204] = licznik_8[10]
Removing Lhs of wire MODIN6_7[206] = licznik_7[12]
Removing Lhs of wire MODIN6_6[208] = licznik_6[14]
Removing Lhs of wire MODIN6_5[210] = licznik_5[16]
Removing Lhs of wire MODIN6_4[212] = licznik_4[18]
Removing Lhs of wire MODIN6_3[214] = licznik_3[20]
Removing Lhs of wire MODIN6_2[216] = licznik_2[22]
Removing Lhs of wire MODIN6_1[218] = licznik_1[24]
Removing Lhs of wire MODIN6_0[220] = licznik_0[26]
Removing Lhs of wire MODULE_6_g2_a0_g1_z1_s0_g1_u0 c0[221] =
MODULE_2_g2_a0 eqa11[97]
Removing Lhs of wire MODIN7_10[223] = licznik_10[5]
Removing Lhs of wire MODIN7_9[225] = licznik_9[8]
Removing Lhs of wire MODIN7_8[227] = licznik_8[10]
Removing Lhs of wire MODIN7_7[229] = licznik_7[12]
Removing Lhs of wire MODIN7_6[231] = licznik_6[14]
Removing Lhs of wire MODIN7_5[233] = licznik_5[16]
Removing Lhs of wire MODIN7_4[235] = licznik_4[18]
Removing Lhs of wire MODIN7_3[237] = licznik_3[20]
Removing Lhs of wire MODIN7_2[239] = licznik_2[22]
Removing Lhs of wire MODIN7_1[241] = licznik_1[24]
Removing Lhs of wire MODIN7_0[243] = licznik_0[26]
Removing Lhs of wire MODIN8_10[245] = licznik_10[5]
Removing Lhs of wire MODIN8_9[247] = licznik_9[8]
Removing Lhs of wire MODIN8_8[249] = licznik_8[10]
Removing Lhs of wire MODIN8_7[251] = licznik_7[12]
Removing Lhs of wire MODIN8_6[253] = licznik_6[14]
Removing Lhs of wire MODIN8_5[255] = licznik_5[16]
Removing Lhs of wire MODIN8_4[257] = licznik_4[18]
Removing Lhs of wire MODIN8_3[259] = licznik_3[20]
Removing Lhs of wire MODIN8_2[261] = licznik_2[22]
Removing Lhs of wire MODIN8_1[263] = licznik_1[24]
Removing Lhs of wire MODIN8_0[265] = licznik_0[26]

------------------------------------------------------
Aliased 0 equations, 145 wires.
------------------------------------------------------

----------------------------------------------------------
Circuit simplification
----------------------------------------------------------

Substituting virtuals - pass 1:

Note: Virtual equation for 'MODULE_1_g2_a0 lta11' has been expanded (cost
= 0):
MODULE_1_g2_a0 lta11 <= ('0') ;

Note: Virtual equation for 'MODULE_2_g2_a0 eqa11' has been expanded (cost
= 0):
MODULE_2_g2_a0 eqa11 <= ('1') ;

Note: Virtual equation for 'MODULE_1_g2_a0 lta10' has been expanded (cost
= 0):
MODULE_1_g2_a0 lta10 <= (not licznik_10);

Note: Virtual equation for 'MODULE_1_g2_a0 gta9' has been expanded (cost =
1):
MODULE_1_g2_a0 gta9 <= ((licznik_10 and licznik_9));

Note: Virtual equation for 'MODULE_1_g2_a0 gta8' has been expanded (cost =
6):
MODULE_1_g2_a0 gta8 <= ((licznik_10 and licznik_8)
OR (licznik_10 and licznik_9));

Note: Virtual equation for 'MODULE_1_g2_a0 lta7' has been expanded (cost =
2):
MODULE_1_g2_a0 lta7 <= ((not licznik_9 and not licznik_8 and not licznik_7)
OR not licznik_10);

Note: Virtual equation for 'MODULE_2_g2_a0 eqa10' has been expanded (cost
= 0):
MODULE_2_g2_a0 eqa10 <= (not licznik_10);

Note: Virtual equation for 'MODULE_2_g2_a0 eqa9' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa9 <= ((not licznik_10 and not licznik_9));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa8' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa8 <= ((not licznik_10 and not licznik_9 and licznik_8));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa7' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa7 <= ((not licznik_10 and not licznik_9 and licznik_8 and
licznik_7));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa6' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa6 <= ((not licznik_10 and not licznik_9 and not licznik_6
and licznik_8 and licznik_7));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa5' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa5 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and licznik_8 and licznik_7));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa4' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa4 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and licznik_8 and licznik_7 and licznik_4));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa3' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa3 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and licznik_8 and licznik_7 and licznik_4 and licznik_3));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa2' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa2 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and not licznik_2 and licznik_8 and licznik_7 and
licznik_4 and licznik_3));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa10' has been expanded (cost
= 0):
MODULE_3_g2_a0 eqa10 <= (not licznik_10);

Note: Virtual equation for 'MODULE_3_g2_a0 eqa9' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa9 <= ((not licznik_10 and licznik_9));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa8' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa8 <= ((not licznik_10 and licznik_9 and licznik_8));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa7' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa7 <= ((not licznik_10 and not licznik_7 and licznik_9 and
licznik_8));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa6' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa6 <= ((not licznik_10 and not licznik_7 and not licznik_6
and licznik_9 and licznik_8));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa5' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa5 <= ((not licznik_10 and not licznik_7 and not licznik_6
and licznik_9 and licznik_8 and licznik_5));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa4' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa4 <= ((not licznik_10 and not licznik_7 and not licznik_6
and licznik_9 and licznik_8 and licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa3' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa3 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and licznik_9 and licznik_8 and licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa2' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa2 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and not licznik_2 and licznik_9 and licznik_8 and
licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa10' has been expanded (cost
= 0):
MODULE_4_g2_a0 eqa10 <= (not licznik_10);

Note: Virtual equation for 'MODULE_4_g2_a0 eqa9' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa9 <= ((not licznik_10 and not licznik_9));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa8' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa8 <= ((not licznik_10 and not licznik_9 and licznik_8));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa7' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa7 <= ((not licznik_10 and not licznik_9 and licznik_8 and
licznik_7));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa6' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa6 <= ((not licznik_10 and not licznik_9 and not licznik_6
and licznik_8 and licznik_7));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa5' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa5 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and licznik_8 and licznik_7));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa4' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa4 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and licznik_8 and licznik_7 and licznik_4));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa3' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa3 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and licznik_8 and licznik_7 and licznik_4 and licznik_3));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa2' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa2 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and not licznik_2 and licznik_8 and licznik_7 and
licznik_4 and licznik_3));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa10' has been expanded (cost
= 0):
MODULE_5_g2_a0 eqa10 <= (not licznik_10);

Note: Virtual equation for 'MODULE_5_g2_a0 eqa9' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa9 <= ((not licznik_10 and licznik_9));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa8' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa8 <= ((not licznik_10 and licznik_9 and licznik_8));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa7' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa7 <= ((not licznik_10 and not licznik_7 and licznik_9 and
licznik_8));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa6' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa6 <= ((not licznik_10 and not licznik_7 and not licznik_6
and licznik_9 and licznik_8));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa5' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa5 <= ((not licznik_10 and not licznik_7 and not licznik_6
and licznik_9 and licznik_8 and licznik_5));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa4' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa4 <= ((not licznik_10 and not licznik_7 and not licznik_6
and licznik_9 and licznik_8 and licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa3' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa3 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and licznik_9 and licznik_8 and licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa2' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa2 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and not licznik_2 and licznik_9 and licznik_8 and
licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa10' has been expanded (cost
= 0):
MODULE_7_g2_a0 eqa10 <= (not licznik_10);

Note: Virtual equation for 'MODULE_7_g2_a0 eqa9' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa9 <= ((not licznik_10 and not licznik_9));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa8' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa8 <= ((not licznik_10 and not licznik_9 and not
licznik_8));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa7' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa7 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa6' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa6 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa5' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa5 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa4' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa4 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa3' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa3 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3));

Note: Virtual equation for 'MODULE_7_g2_a0 eqa2' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa2 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3 and not licznik_2));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa10' has been expanded (cost
= 0):
MODULE_8_g2_a0 eqa10 <= (not licznik_10);

Note: Virtual equation for 'MODULE_8_g2_a0 eqa9' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa9 <= ((not licznik_10 and not licznik_9));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa8' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa8 <= ((not licznik_10 and not licznik_9 and not
licznik_8));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa7' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa7 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa6' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa6 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa5' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa5 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa4' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa4 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa3' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa3 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa2' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa2 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3 and not licznik_2));


Substituting virtuals - pass 2:

Note: Virtual equation for 'MODULE_1_g2_a0 lta6' has been expanded (cost =
33):
MODULE_1_g2_a0 lta6 <= ((not licznik_9 and not licznik_8 and not licznik_6)
OR not licznik_10
OR (not licznik_9 and not licznik_8 and not licznik_7));

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c1' has been
expanded (cost = 0):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c1 <= (licznik_0);

Note: Virtual equation for 'add_vi_ss_MODGEN_2_0' has been expanded (cost =
0):
add_vi_ss_MODGEN_2_0 <= (not licznik_0);

Note: Virtual equation for 'MODULE_7_g2_a0 eqa1' has been expanded (cost =
1):
MODULE_7_g2_a0 eqa1 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3 and not licznik_2 and not licznik_1));

Note: Virtual equation for 'MODULE_8_g2_a0 eqa1' has been expanded (cost =
1):
MODULE_8_g2_a0 eqa1 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3 and not licznik_2 and not licznik_1));

Note: Virtual equation for 'MODULE_2_g2_a0 eqa1' has been expanded (cost =
1):
MODULE_2_g2_a0 eqa1 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and not licznik_2 and not licznik_1 and licznik_8 and
licznik_7 and licznik_4 and licznik_3));

Note: Virtual equation for 'MODULE_4_g2_a0 eqa1' has been expanded (cost =
1):
MODULE_4_g2_a0 eqa1 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and not licznik_2 and not licznik_1 and licznik_8 and
licznik_7 and licznik_4 and licznik_3));

Note: Virtual equation for 'MODULE_3_g2_a0 eqa1' has been expanded (cost =
1):
MODULE_3_g2_a0 eqa1 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and not licznik_2 and not licznik_1 and licznik_9 and
licznik_8 and licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_5_g2_a0 eqa1' has been expanded (cost =
1):
MODULE_5_g2_a0 eqa1 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and not licznik_2 and not licznik_1 and licznik_9 and
licznik_8 and licznik_5 and licznik_4));

Note: Virtual equation for 'MODULE_1_g2_a0 gta5' has been expanded (cost =
3):
MODULE_1_g2_a0 gta5 <= ((licznik_10 and licznik_7 and licznik_6 and
licznik_5)
OR (licznik_10 and licznik_8)
OR (licznik_10 and licznik_9));


Substituting virtuals - pass 3:

Note: Virtual equation for 'MODULE_1_g2_a0 gta4' has been expanded (cost =
8):
MODULE_1_g2_a0 gta4 <= ((licznik_10 and licznik_7 and licznik_6 and
licznik_4)
OR (licznik_10 and licznik_8)
OR (licznik_10 and licznik_9)
OR (licznik_10 and licznik_7 and licznik_6 and licznik_5));

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c2' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c2 <= ((licznik_1 and licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_1' has been expanded (cost =
2):
add_vi_ss_MODGEN_2_1 <= ((not licznik_0 and licznik_1)
OR (not licznik_1 and licznik_0));

Note: Virtual equation for 'cmp_vv_ss_MODGEN_3' has been expanded (cost =
1):
cmp_vv_ss_MODGEN_3 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3 and not licznik_2 and not licznik_1 and not licznik_0));

Note: Virtual equation for 'cmp_vv_ss_MODGEN_4' has been expanded (cost =
1):
cmp_vv_ss_MODGEN_4 <= ((not licznik_10 and not licznik_9 and not licznik_8
and not licznik_7 and not licznik_6 and not licznik_5 and not licznik_4 and
not licznik_3 and not licznik_2 and not licznik_1 and licznik_0));

Note: Virtual equation for 'cmp_vv_ss_MODGEN_5' has been expanded (cost =
1):
cmp_vv_ss_MODGEN_5 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and not licznik_2 and not licznik_1 and not licznik_0 and
licznik_8 and licznik_7 and licznik_4 and licznik_3));

Note: Virtual equation for 'cmp_vv_ss_MODGEN_6' has been expanded (cost =
1):
cmp_vv_ss_MODGEN_6 <= ((not licznik_10 and not licznik_9 and not licznik_6
and not licznik_5 and not licznik_2 and not licznik_1 and licznik_8 and
licznik_7 and licznik_4 and licznik_3 and licznik_0));

Note: Virtual equation for 'cmp_vv_ss_MODGEN_7' has been expanded (cost =
1):
cmp_vv_ss_MODGEN_7 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and not licznik_2 and not licznik_1 and not licznik_0 and
licznik_9 and licznik_8 and licznik_5 and licznik_4));

Note: Virtual equation for 'cmp_vv_ss_MODGEN_8' has been expanded (cost =
1):
cmp_vv_ss_MODGEN_8 <= ((not licznik_10 and not licznik_7 and not licznik_6
and not licznik_3 and not licznik_2 and not licznik_1 and licznik_9 and
licznik_8 and licznik_5 and licznik_4 and licznik_0));


Substituting virtuals - pass 4:

Note: Virtual equation for 'cmp_vv_ss_MODGEN_1' has been expanded (cost =
528):
cmp_vv_ss_MODGEN_1 <= ((not licznik_9 and not licznik_8 and not licznik_5
and not licznik_4 and not licznik_3)
OR (not licznik_9 and not licznik_8 and not licznik_6)
OR (not licznik_9 and not licznik_8 and not licznik_7)
OR not licznik_10);

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c3' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c3 <= ((licznik_2 and licznik_1 and
licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_2' has been expanded (cost =
12):
add_vi_ss_MODGEN_2_2 <= ((not licznik_1 and licznik_2)
OR (not licznik_0 and licznik_2)
OR (not licznik_2 and licznik_1 and licznik_0));


Substituting virtuals - pass 5:

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c4' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c4 <= ((licznik_3 and licznik_2 and licznik_1
and licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_3' has been expanded (cost =
16):
add_vi_ss_MODGEN_2_3 <= ((not licznik_2 and licznik_3)
OR (not licznik_1 and licznik_3)
OR (not licznik_0 and licznik_3)
OR (not licznik_3 and licznik_2 and licznik_1 and licznik_0));


Substituting virtuals - pass 6:

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c5' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c5 <= ((licznik_4 and licznik_3 and licznik_2
and licznik_1 and licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_4' has been expanded (cost =
20):
add_vi_ss_MODGEN_2_4 <= ((not licznik_3 and licznik_4)
OR (not licznik_2 and licznik_4)
OR (not licznik_1 and licznik_4)
OR (not licznik_0 and licznik_4)
OR (not licznik_4 and licznik_3 and licznik_2 and licznik_1 and
licznik_0));


Substituting virtuals - pass 7:

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c6' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c6 <= ((licznik_5 and licznik_4 and licznik_3
and licznik_2 and licznik_1 and licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_5' has been expanded (cost =
24):
add_vi_ss_MODGEN_2_5 <= ((not licznik_4 and licznik_5)
OR (not licznik_3 and licznik_5)
OR (not licznik_2 and licznik_5)
OR (not licznik_1 and licznik_5)
OR (not licznik_0 and licznik_5)
OR (not licznik_5 and licznik_4 and licznik_3 and licznik_2 and licznik_1
and licznik_0));


Substituting virtuals - pass 8:

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c7' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c7 <= ((licznik_6 and licznik_5 and licznik_4
and licznik_3 and licznik_2 and licznik_1 and licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_6' has been expanded (cost =
28):
add_vi_ss_MODGEN_2_6 <= ((not licznik_5 and licznik_6)
OR (not licznik_4 and licznik_6)
OR (not licznik_3 and licznik_6)
OR (not licznik_2 and licznik_6)
OR (not licznik_1 and licznik_6)
OR (not licznik_0 and licznik_6)
OR (not licznik_6 and licznik_5 and licznik_4 and licznik_3 and licznik_2
and licznik_1 and licznik_0));


Substituting virtuals - pass 9:

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c8' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c8 <= ((licznik_7 and licznik_6 and licznik_5
and licznik_4 and licznik_3 and licznik_2 and licznik_1 and licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_7' has been expanded (cost =
32):
add_vi_ss_MODGEN_2_7 <= ((not licznik_6 and licznik_7)
OR (not licznik_5 and licznik_7)
OR (not licznik_4 and licznik_7)
OR (not licznik_3 and licznik_7)
OR (not licznik_2 and licznik_7)
OR (not licznik_1 and licznik_7)
OR (not licznik_0 and licznik_7)
OR (not licznik_7 and licznik_6 and licznik_5 and licznik_4 and licznik_3
and licznik_2 and licznik_1 and licznik_0));


Substituting virtuals - pass 10:

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c9' has been
expanded (cost = 3):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c9 <= ((licznik_8 and licznik_7 and licznik_6
and licznik_5 and licznik_4 and licznik_3 and licznik_2 and licznik_1 and
licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_8' has been expanded (cost =
36):
add_vi_ss_MODGEN_2_8 <= ((not licznik_7 and licznik_8)
OR (not licznik_6 and licznik_8)
OR (not licznik_5 and licznik_8)
OR (not licznik_4 and licznik_8)
OR (not licznik_3 and licznik_8)
OR (not licznik_2 and licznik_8)
OR (not licznik_1 and licznik_8)
OR (not licznik_0 and licznik_8)
OR (not licznik_8 and licznik_7 and licznik_6 and licznik_5 and licznik_4
and licznik_3 and licznik_2 and licznik_1 and licznik_0));


Substituting virtuals - pass 11:

Note: Virtual equation for 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c10' has been
expanded (cost = 2):
MODULE_6_g2_a0_g1_z1_s0_g1_u0 c10 <= ((licznik_9 and licznik_8 and
licznik_7 and licznik_6 and licznik_5 and licznik_4 and licznik_3 and
licznik_2 and licznik_1 and licznik_0));

Note: Virtual equation for 'add_vi_ss_MODGEN_2_9' has been expanded (cost =
40):
add_vi_ss_MODGEN_2_9 <= ((not licznik_8 and licznik_9)
OR (not licznik_7 and licznik_9)
OR (not licznik_6 and licznik_9)
OR (not licznik_5 and licznik_9)
OR (not licznik_4 and licznik_9)
OR (not licznik_3 and licznik_9)
OR (not licznik_2 and licznik_9)
OR (not licznik_1 and licznik_9)
OR (not licznik_0 and licznik_9)
OR (not licznik_9 and licznik_8 and licznik_7 and licznik_6 and licznik_5
and licznik_4 and licznik_3 and licznik_2 and licznik_1 and licznik_0));


Substituting virtuals - pass 12:

Note: Virtual equation for 'add_vi_ss_MODGEN_2_10' has been expanded (cost
= 44):
add_vi_ss_MODGEN_2_10 <= ((not licznik_10 and licznik_9 and licznik_8 and
licznik_7 and licznik_6 and licznik_5 and licznik_4 and licznik_3 and
licznik_2 and licznik_1 and licznik_0)
OR (not licznik_9 and licznik_10)
OR (not licznik_8 and licznik_10)
OR (not licznik_7 and licznik_10)
OR (not licznik_6 and licznik_10)
OR (not licznik_5 and licznik_10)
OR (not licznik_4 and licznik_10)
OR (not licznik_3 and licznik_10)
OR (not licznik_2 and licznik_10)
OR (not licznik_1 and licznik_10)
OR (not licznik_0 and licznik_10));


Substituting virtuals - pass 13:


----------------------------------------------------------
Circuit simplification results:

Expanded 97 signals.
Turned 0 signals into soft nodes.
Maximum expansion cost was set at 10.
----------------------------------------------------------
Created 280 PLD nodes.
Note: Removed unneeded node 'cmp_vv_ss_MODGEN_1'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_10'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_9'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_8'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_7'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_6'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_5'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_4'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_3'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_2'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_1'.
Note: Removed unneeded node 'add_vi_ss_MODGEN_2_0'.
Note: Removed unneeded node 'licznik_10S'.
Note: Removed unneeded node 'licznik_9R'.
Note: Removed unneeded node 'licznik_9S'.
Note: Removed unneeded node 'licznik_8R'.
Note: Removed unneeded node 'licznik_8S'.
Note: Removed unneeded node 'licznik_7R'.
Note: Removed unneeded node 'licznik_7S'.
Note: Removed unneeded node 'licznik_6R'.
Note: Removed unneeded node 'licznik_6S'.
Note: Removed unneeded node 'licznik_5R'.
Note: Removed unneeded node 'licznik_5S'.
Note: Removed unneeded node 'licznik_4R'.
Note: Removed unneeded node 'licznik_4S'.
Note: Removed unneeded node 'licznik_3R'.
Note: Removed unneeded node 'licznik_3S'.
Note: Removed unneeded node 'licznik_2R'.
Note: Removed unneeded node 'licznik_2S'.
Note: Removed unneeded node 'licznik_1R'.
Note: Removed unneeded node 'licznik_1S'.
Note: Removed unneeded node 'licznik_0R'.
Note: Removed unneeded node 'licznik_0S'.
Note: Removed unneeded node 'cmp_vv_ss_MODGEN_3'.
Note: Removed unneeded node 'cmp_vv_ss_MODGEN_4'.
Note: Removed unneeded node 's1R'.
Note: Removed unneeded node 's1S'.
Note: Removed unneeded node 'cmp_vv_ss_MODGEN_5'.
Note: Removed unneeded node 'cmp_vv_ss_MODGEN_6'.
Note: Removed unneeded node 's2R'.
Note: Removed unneeded node 's2S'.
Note: Removed unneeded node 'cmp_vv_ss_MODGEN_7'.
Note: Removed unneeded node 'cmp_vv_ss_MODGEN_8'.
Note: Removed unneeded node 's3R'.
Note: Removed unneeded node 's3S'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta11'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta10'.
Note: Removed unneeded node 'MODIN1_10'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta10'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta9'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta9'.
Note: Removed unneeded node 'MODIN1_9'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta8'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta8'.
Note: Removed unneeded node 'MODIN1_8'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta7'.
Note: Removed unneeded node 'MODIN1_7'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta7'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta6'.
Note: Removed unneeded node 'MODIN1_6'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta6'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta5'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta5'.
Note: Removed unneeded node 'MODIN1_5'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta4'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta4'.
Note: Removed unneeded node 'MODIN1_4'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta3'.
Note: Removed unneeded node 'MODIN1_3'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta3'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta2'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta2'.
Note: Removed unneeded node 'MODIN1_2'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta1'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta1'.
Note: Removed unneeded node 'MODIN1_1'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta0'.
Note: Removed unneeded node 'MODULE_1_g2_a0 gta0'.
Note: Removed unneeded node 'MODIN1_0'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa11'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa10'.
Note: Removed unneeded node 'MODIN2_10'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa9'.
Note: Removed unneeded node 'MODIN2_9'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa8'.
Note: Removed unneeded node 'MODIN2_8'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa7'.
Note: Removed unneeded node 'MODIN2_7'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa6'.
Note: Removed unneeded node 'MODIN2_6'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa5'.
Note: Removed unneeded node 'MODIN2_5'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa4'.
Note: Removed unneeded node 'MODIN2_4'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa3'.
Note: Removed unneeded node 'MODIN2_3'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa2'.
Note: Removed unneeded node 'MODIN2_2'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa1'.
Note: Removed unneeded node 'MODIN2_1'.
Note: Removed unneeded node 'MODULE_2_g2_a0 eqa0'.
Note: Removed unneeded node 'MODIN2_0'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa11'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa10'.
Note: Removed unneeded node 'MODIN3_10'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa9'.
Note: Removed unneeded node 'MODIN3_9'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa8'.
Note: Removed unneeded node 'MODIN3_8'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa7'.
Note: Removed unneeded node 'MODIN3_7'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa6'.
Note: Removed unneeded node 'MODIN3_6'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa5'.
Note: Removed unneeded node 'MODIN3_5'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa4'.
Note: Removed unneeded node 'MODIN3_4'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa3'.
Note: Removed unneeded node 'MODIN3_3'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa2'.
Note: Removed unneeded node 'MODIN3_2'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa1'.
Note: Removed unneeded node 'MODIN3_1'.
Note: Removed unneeded node 'MODULE_3_g2_a0 eqa0'.
Note: Removed unneeded node 'MODIN3_0'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa11'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa10'.
Note: Removed unneeded node 'MODIN4_10'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa9'.
Note: Removed unneeded node 'MODIN4_9'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa8'.
Note: Removed unneeded node 'MODIN4_8'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa7'.
Note: Removed unneeded node 'MODIN4_7'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa6'.
Note: Removed unneeded node 'MODIN4_6'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa5'.
Note: Removed unneeded node 'MODIN4_5'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa4'.
Note: Removed unneeded node 'MODIN4_4'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa3'.
Note: Removed unneeded node 'MODIN4_3'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa2'.
Note: Removed unneeded node 'MODIN4_2'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa1'.
Note: Removed unneeded node 'MODIN4_1'.
Note: Removed unneeded node 'MODULE_4_g2_a0 eqa0'.
Note: Removed unneeded node 'MODIN4_0'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa11'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa10'.
Note: Removed unneeded node 'MODIN5_10'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa9'.
Note: Removed unneeded node 'MODIN5_9'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa8'.
Note: Removed unneeded node 'MODIN5_8'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa7'.
Note: Removed unneeded node 'MODIN5_7'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa6'.
Note: Removed unneeded node 'MODIN5_6'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa5'.
Note: Removed unneeded node 'MODIN5_5'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa4'.
Note: Removed unneeded node 'MODIN5_4'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa3'.
Note: Removed unneeded node 'MODIN5_3'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa2'.
Note: Removed unneeded node 'MODIN5_2'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa1'.
Note: Removed unneeded node 'MODIN5_1'.
Note: Removed unneeded node 'MODULE_5_g2_a0 eqa0'.
Note: Removed unneeded node 'MODIN5_0'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s10'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s9'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s8'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s7'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s6'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s5'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s4'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s3'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s2'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s1'.
Note: Removed unneeded node 'MODULE_6_g2_a0 s0'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c10'.
Note: Removed unneeded node 'MODIN6_9'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c9'.
Note: Removed unneeded node 'MODIN6_10'.
Note: Removed unneeded node 'MODIN6_8'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c8'.
Note: Removed unneeded node 'MODIN6_7'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c7'.
Note: Removed unneeded node 'MODIN6_6'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c6'.
Note: Removed unneeded node 'MODIN6_5'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c5'.
Note: Removed unneeded node 'MODIN6_4'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c4'.
Note: Removed unneeded node 'MODIN6_3'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c3'.
Note: Removed unneeded node 'MODIN6_2'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c2'.
Note: Removed unneeded node 'MODIN6_1'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c1'.
Note: Removed unneeded node 'MODIN6_0'.
Note: Removed unneeded node 'MODULE_6_g2_a0_g1_z1_s0_g1_u0 c0'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa10'.
Note: Removed unneeded node 'MODIN7_10'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa9'.
Note: Removed unneeded node 'MODIN7_9'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa8'.
Note: Removed unneeded node 'MODIN7_8'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa7'.
Note: Removed unneeded node 'MODIN7_7'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa6'.
Note: Removed unneeded node 'MODIN7_6'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa5'.
Note: Removed unneeded node 'MODIN7_5'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa4'.
Note: Removed unneeded node 'MODIN7_4'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa3'.
Note: Removed unneeded node 'MODIN7_3'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa2'.
Note: Removed unneeded node 'MODIN7_2'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa1'.
Note: Removed unneeded node 'MODIN7_1'.
Note: Removed unneeded node 'MODULE_7_g2_a0 eqa0'.
Note: Removed unneeded node 'MODIN7_0'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa10'.
Note: Removed unneeded node 'MODIN8_10'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa9'.
Note: Removed unneeded node 'MODIN8_9'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa8'.
Note: Removed unneeded node 'MODIN8_8'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa7'.
Note: Removed unneeded node 'MODIN8_7'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa6'.
Note: Removed unneeded node 'MODIN8_6'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa5'.
Note: Removed unneeded node 'MODIN8_5'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa4'.
Note: Removed unneeded node 'MODIN8_4'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa3'.
Note: Removed unneeded node 'MODIN8_3'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa2'.
Note: Removed unneeded node 'MODIN8_2'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa1'.
Note: Removed unneeded node 'MODIN8_1'.
Note: Removed unneeded node 'MODULE_8_g2_a0 eqa0'.
Note: Removed unneeded node 'MODIN8_0'.
Note: Removed unneeded node 'licznik_10R'.
Note: Removed unneeded node 'MODULE_1_g2_a0 lta11'.

C:\warp\bin\topld.exe: No errors.

----------------------------------------------------------------------------
PLD Optimizer Software: DSGNOPT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

DESIGN HEADER INFORMATION (16:16:38)

Input File(s): gal0.pla
Device : c371i
Package : CY7C371I-66AC
ReportFile : gal0.rpt

Program Controls:
None.

Signal Requests:
GROUP DT-OPT ALL
GROUP FAST_SLEW ALL

Completed Successfully
----------------------------------------------------------------------------
PLD Optimizer Software: DSGNOPT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

OPTIMIZATION OPTIONS (16:16:38)

Messages:
Information: Process virtual 'licznik_0D' ... expanded.
Information: Process virtual 'licznik_1D' ... expanded.
Information: Process virtual 'licznik_2D' ... expanded.
Information: Process virtual 'licznik_3D' ... expanded.
Information: Process virtual 'licznik_4D' ... expanded.
Information: Process virtual 'licznik_5D' ... expanded.
Information: Process virtual 'licznik_6D' ... expanded.
Information: Process virtual 'licznik_7D' ... expanded.
Information: Process virtual 'licznik_8D' ... expanded.
Information: Process virtual 'licznik_9D' ... expanded.
Information: Process virtual 'licznik_10D' ... expanded.
Information: Process virtual 'licznik_0' ... converted to NODE.
Information: Process virtual 'licznik_1' ... converted to NODE.
Information: Process virtual 'licznik_2' ... converted to NODE.
Information: Process virtual 'licznik_3' ... converted to NODE.
Information: Process virtual 'licznik_4' ... converted to NODE.
Information: Process virtual 'licznik_5' ... converted to NODE.
Information: Process virtual 'licznik_6' ... converted to NODE.
Information: Process virtual 'licznik_7' ... converted to NODE.
Information: Process virtual 'licznik_8' ... converted to NODE.
Information: Process virtual 'licznik_9' ... converted to NODE.
Information: Process virtual 'licznik_10' ... converted to NODE.
Information: Process virtual 's3D' ... expanded.
Information: Process virtual 's2D' ... expanded.
Information: Process virtual 's1D' ... expanded.
Information: Generating both D & T register equations for signal
licznik_0.D
Information: Expanding XOR equation found on signal licznik_0.T
Information: Generating both D & T register equations for signal
licznik_1.D
Information: Expanding XOR equation found on signal licznik_1.T
Information: Generating both D & T register equations for signal
licznik_2.D
Information: Expanding XOR equation found on signal licznik_2.T
Information: Generating both D & T register equations for signal
licznik_3.D
Information: Expanding XOR equation found on signal licznik_3.T
Information: Generating both D & T register equations for signal
licznik_4.D
Information: Expanding XOR equation found on signal licznik_4.T
Information: Generating both D & T register equations for signal
licznik_5.D
Information: Expanding XOR equation found on signal licznik_5.T
Information: Generating both D & T register equations for signal
licznik_6.D
Information: Expanding XOR equation found on signal licznik_6.T
Information: Generating both D & T register equations for signal
licznik_7.D
Information: Expanding XOR equation found on signal licznik_7.T
Information: Generating both D & T register equations for signal
licznik_8.D
Information: Expanding XOR equation found on signal licznik_8.T
Information: Generating both D & T register equations for signal
licznik_9.D
Information: Expanding XOR equation found on signal licznik_9.T
Information: Generating both D & T register equations for signal
licznik_10.D
Information: Expanding XOR equation found on signal licznik_10.T
Information: Generating both D & T register equations for signal s3.D
Information: Expanding XOR equation found on signal s3.T
Information: Generating both D & T register equations for signal s2.D
Information: Expanding XOR equation found on signal s2.T
Information: Generating both D & T register equations for signal s1.D
Information: Expanding XOR equation found on signal s1.T
Information: Optimizing logic without changing polarity for signals:
licznik_0.T licznik_1.T licznik_2.T licznik_3.T licznik_4.T
licznik_5.T licznik_6.T licznik_7.T licznik_8.T licznik_9.T
licznik_10.T s3.T s2.T s1.T

Information: Optimizing logic using best output polarity for signals:
licznik_0.D licznik_1.D licznik_2.D licznik_3.D licznik_4.D
licznik_5.D licznik_6.D licznik_7.D licznik_8.D licznik_9.D
licznik_10.D

Information: Selected logic optimization OFF for signals:
licznik_0.AR licznik_0.C licznik_1.AR licznik_1.C licznik_2.AR
licznik_2.C licznik_3.AR licznik_3.C licznik_4.AR licznik_4.C
licznik_5.AR licznik_5.C licznik_6.AR licznik_6.C licznik_7.AR
licznik_7.C licznik_8.AR licznik_8.C licznik_9.AR licznik_9.C
licznik_10.AR licznik_10.C s3.D s3.AR s3.C s2.D s2.AR s2.C s1.D
s1.AR
s1.C



Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Optimizer Software: MINOPT.EXE 11 NOV97 [v4.02 ] 4 IR x90

LOGIC MINIMIZATION ()

Messages:


Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Optimizer Software: DSGNOPT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

OPTIMIZATION OPTIONS (16:16:40)

Messages:
Information: Optimizing Banked Preset/Reset requirements.
Information: Selecting D register equation as minimal for signal licznik_0
Information: Selecting T register equation as minimal for signal licznik_7
Information: Selecting T register equation as minimal for signal licznik_8
Information: Selecting T register equation as minimal for signal licznik_9
Information: Selecting D register equation as minimal for signal
licznik_10
Information: Selecting D register equation as minimal for signal s3
Information: Selecting D register equation as minimal for signal s2
Information: Selecting D register equation as minimal for signal s1
Information: Inverting Preset/Reset & output logic polarity for licznik_1.
Information: Selecting D register equation as minimal for signal licznik_1
Information: Inverting Preset/Reset & output logic polarity for licznik_2.
Information: Selecting T register equation as minimal for signal licznik_2
Information: Inverting Preset/Reset & output logic polarity for licznik_3.
Information: Selecting T register equation as minimal for signal licznik_3
Information: Inverting Preset/Reset & output logic polarity for licznik_4.
Information: Selecting T register equation as minimal for signal licznik_4
Information: Inverting Preset/Reset & output logic polarity for licznik_5.
Information: Selecting T register equation as minimal for signal licznik_5
Information: Inverting Preset/Reset & output logic polarity for licznik_6.
Information: Selecting T register equation as minimal for signal licznik_6
Information: Optimizing logic without changing polarity for signals:
licznik_10.D licznik_9.T licznik_8.T licznik_7.T licznik_6.T
licznik_5.T licznik_4.T licznik_3.T licznik_2.T licznik_1.D
licznik_0.D

Information: Selected logic optimization OFF for signals:
s1.D s1.AP s1.AR s1.C s2.D s2.AP s2.AR s2.C s3.D s3.AP s3.AR s3.C
licznik_10.AP licznik_10.AR licznik_10.C licznik_9.AP licznik_9.AR
licznik_9.C licznik_8.AP licznik_8.AR licznik_8.C licznik_7.AP
licznik_7.AR licznik_7.C licznik_6.AP licznik_6.AR licznik_6.C
licznik_5.AP licznik_5.AR licznik_5.C licznik_4.AP licznik_4.AR
licznik_4.C licznik_3.AP licznik_3.AR licznik_3.C licznik_2.AP
licznik_2.AR licznik_2.C licznik_1.AP licznik_1.AR licznik_1.C
licznik_0.AP licznik_0.AR licznik_0.C



Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Optimizer Software: MINOPT.EXE 11 NOV97 [v4.02 ] 4 IR x90

LOGIC MINIMIZATION ()

Messages:


Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Optimizer Software: DSGNOPT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

OPTIMIZATION OPTIONS (16:16:41)

Messages:


Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

DESIGN EQUATIONS (16:16:42)


s3.D =
licznik
10.Q * licznik_9.Q * licznik_8.Q * licznik
7.Q *
licznik6.Q * licznik_5.Q * licznik_4.Q * licznik3.Q *
licznik1.Q * licznik2.Q

s3.AP =
GND

s3.AR =
/reset_n

s3.C =
clk

s2.D =
licznik10.Q * licznik9.Q * licznik_8.Q * licznik_7.Q *
licznik6.Q * licznik5.Q * licznik_4.Q * licznik_3.Q *
licznik1.Q * licznik2.Q

s2.AP =
GND

s2.AR =
/reset_n

s2.C =
clk

s1.D =
licznik10.Q * licznik9.Q * licznik8.Q * licznik7.Q *
licznik6.Q * licznik5.Q * licznik4.Q * licznik3.Q *
licznik1.Q * licznik2.Q

s1.AP =
GND

s1.AR =
/reset_n

s1.C =
clk

licznik_0.D =
licznik9.Q * licznik8.Q * licznik5.Q * licznik4.Q *
licznik3.Q * licznik0.Q
+ licznik9.Q * licznik8.Q * licznik6.Q * licznik0.Q
+ licznik9.Q * licznik8.Q * licznik7.Q * licznik0.Q
+ licznik10.Q * licznik0.Q

licznik_0.AP =
GND

licznik_0.AR =
/reset_n

licznik_0.C =
clk

licznik_1.D =
licznik9.Q * licznik8.Q * licznik5.Q * licznik4.Q *
licznik3.Q * licznik_0.Q * licznik1.Q
+ licznik9.Q * licznik8.Q * licznik5.Q * licznik4.Q *
licznik3.Q * licznik0.Q * licznik_1.Q
+ licznik9.Q * licznik8.Q * licznik6.Q * licznik_0.Q *
licznik1.Q
+ licznik9.Q * licznik8.Q * licznik7.Q * licznik_0.Q *
licznik1.Q
+ licznik9.Q * licznik8.Q * licznik6.Q * licznik0.Q *
licznik_1.Q
+ licznik9.Q * licznik8.Q * licznik7.Q * licznik0.Q *
licznik_1.Q
+ licznik10.Q * licznik_0.Q * licznik1.Q
+ licznik10.Q * licznik0.Q * licznik_1.Q

licznik_1.AP =
GND

licznik_1.AR =
/reset_n

licznik_1.C =
clk

licznik_2.T =
licznik9.Q * licznik8.Q * licznik5.Q * licznik4.Q *
licznik3.Q * licznik_0.Q * licznik_1.Q
+ licznik9.Q * licznik8.Q * licznik6.Q * licznik_0.Q *
licznik_1.Q
+ licznik9.Q * licznik8.Q * licznik7.Q * licznik_0.Q *
licznik_1.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_3.Q *
licznik_2.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_4.Q *
licznik_2.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_5.Q *
licznik_2.Q
+ licznik10.Q * licznik_0.Q * licznik_1.Q
+ licznik_10.Q * licznik_8.Q * licznik_2.Q
+ licznik_10.Q * licznik_9.Q * licznik_2.Q

licznik_2.AP =
GND

licznik_2.AR =
/reset_n

licznik_2.C =
clk

licznik_3.T =
licznik9.Q * licznik8.Q * licznik5.Q * licznik4.Q *
licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik9.Q * licznik8.Q * licznik6.Q * licznik_0.Q *
licznik_1.Q * licznik_2.Q
+ licznik9.Q * licznik8.Q * licznik7.Q * licznik_0.Q *
licznik_1.Q * licznik_2.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_3.Q
+ licznik10.Q * licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik_10.Q * licznik_8.Q * licznik_3.Q
+ licznik_10.Q * licznik_9.Q * licznik_3.Q

licznik_3.AP =
GND

licznik_3.AR =
/reset_n

licznik_3.C =
clk

licznik_4.T =
licznik9.Q * licznik8.Q * licznik6.Q * licznik_3.Q *
licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik9.Q * licznik8.Q * licznik7.Q * licznik_3.Q *
licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik10.Q * licznik_3.Q * licznik_0.Q * licznik_1.Q *
licznik_2.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_4.Q
+ licznik_10.Q * licznik_8.Q * licznik_4.Q
+ licznik_10.Q * licznik_9.Q * licznik_4.Q

licznik_4.AP =
GND

licznik_4.AR =
/reset_n

licznik_4.C =
clk

licznik_5.T =
licznik9.Q * licznik8.Q * licznik6.Q * licznik_4.Q *
licznik_3.Q * licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik9.Q * licznik8.Q * licznik7.Q * licznik_4.Q *
licznik_3.Q * licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik10.Q * licznik_4.Q * licznik_3.Q * licznik_0.Q *
licznik_1.Q * licznik_2.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_5.Q
+ licznik_10.Q * licznik_8.Q * licznik_5.Q
+ licznik_10.Q * licznik_9.Q * licznik_5.Q

licznik_5.AP =
GND

licznik_5.AR =
/reset_n

licznik_5.C =
clk

licznik_6.T =
licznik9.Q * licznik8.Q * licznik_5.Q * licznik_4.Q *
licznik_3.Q * licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik10.Q * licznik_5.Q * licznik_4.Q * licznik_3.Q *
licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_5.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_3.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_4.Q
+ licznik_10.Q * licznik_8.Q * licznik_6.Q
+ licznik_10.Q * licznik_9.Q * licznik_6.Q

licznik_6.AP =
GND

licznik_6.AR =
/reset_n

licznik_6.C =
clk

licznik_7.T =
licznik9.Q * licznik8.Q * licznik_6.Q * licznik_5.Q *
licznik_4.Q * licznik_3.Q * licznik_0.Q * licznik_1.Q *
licznik_2.Q
+ licznik10.Q * licznik_6.Q * licznik_5.Q * licznik_4.Q *
licznik_3.Q * licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_3.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_4.Q
+ licznik_10.Q * licznik_7.Q * licznik_6.Q * licznik_5.Q
+ licznik_10.Q * licznik_8.Q * licznik_7.Q
+ licznik_10.Q * licznik_9.Q * licznik_7.Q

licznik_7.AP =
GND

licznik_7.AR =
/reset_n

licznik_7.C =
clk

licznik_8.T =
licznik10.Q * licznik_7.Q * licznik_6.Q * licznik_5.Q *
licznik_4.Q * licznik_3.Q * licznik_0.Q * licznik_1.Q *
licznik_2.Q
+ licznik_10.Q * licznik_8.Q

licznik_8.AP =
GND

licznik_8.AR =
/reset_n

licznik_8.C =
clk

licznik_9.T =
licznik10.Q * licznik_8.Q * licznik_7.Q * licznik_6.Q *
licznik_5.Q * licznik_4.Q * licznik_3.Q * licznik_0.Q *
licznik_1.Q * licznik_2.Q
+ licznik_10.Q * licznik_9.Q

licznik_9.AP =
GND

licznik_9.AR =
/reset_n

licznik_9.C =
clk

licznik_10.D =
licznik10.Q * licznik_9.Q * licznik_8.Q * licznik_7.Q *
licznik_6.Q * licznik_5.Q * licznik_4.Q * licznik_3.Q *
licznik_0.Q * licznik_1.Q * licznik_2.Q
+ licznik_10.Q * licznik9.Q * licznik8.Q * licznik5.Q *
licznik4.Q * licznik3.Q
+ licznik_10.Q * licznik9.Q * licznik8.Q * licznik6.Q
+ licznik_10.Q * licznik9.Q * licznik8.Q * licznik7.Q

licznik_10.AP =
GND

licznik_10.AR =
/reset_n

licznik_10.C =
clk


Completed Successfully
----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

DESIGN RULE CHECK (16:16:42)

Messages:
None.


Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

PARTITION LOGIC (16:16:42)

Messages:
Information: Checking design is strictly SYNCHRONOUS.
Information: Initializing Logic Block structures.
Information: Checking for duplicate NODE logic.
Information: Forming input seeds.
Information: Forming input seeds.
Information: Assigning fixed logic to Logic Blocks.
Information: Processing banked global preset, reset and output enable.
Information: Separating output logic set to GND/VCC.
Information: Validating Logic Block's with pre-placed signals.
Information: Assigning initializing equations to empty Logic Blocks.
Information: Separating output combinatorial logic.
Information: Separating disjoint output logic.
Information: Assigning floating outputs to Logic Blocks.
Information: Compacting Logic Block interconnect.
.+............


Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

DESIGN SIGNAL PLACEMENT (16:16:42)

Messages:
Information: Fitting signals to Logic Block A.
Information: Fitting signals to Logic Block B.
Information: Assigning Signals to Macrocells.
Information: Improving Macrocell Assignment
................
Information: Assigning Product Terms to Allocator
Information: Routing signals to Logic Blocks.


Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

LOGIC BLOCK A PLACEMENT (16:16:43)

Messages:


__________________________________________________________________________
__

1111111111222222222233333333334444444444555555555566666666667777777777
0123456789012345678901234567890123456789012345678901234567890123456789012345
6789
__________________________________________________________________________
__
| 0 |UNUSED
++++++++++++++++............................................................
....
| 1 |UNUSED
......++++++++++++++++......................................................
....
| 2 |UNUSED
..........++++++++++++++++..................................................
....
| 3 |UNUSED
..............++++++++++++++++..............................................
....
| 4 |UNUSED
..................++++++++++++++++..........................................
....
| 5 |UNUSED
......................++++++++++++++++......................................
....
| 6 |UNUSED
..........................++++++++++++++++..................................
....
| 7 |UNUSED
..............................++++++++++++++++..............................
....
| 8 |UNUSED
..................................++++++++++++++++..........................
....
| 9 |UNUSED
......................................++++++++++++++++......................
....
|10 |UNUSED
..........................................++++++++++++++++..................
....
|11 |UNUSED
..............................................++++++++++++++++..............
....
|12 |UNUSED
..................................................++++++++++++++++..........
....
|13 |UNUSED
......................................................++++++++++++++++......
....
|14 |UNUSED
..........................................................++++++++++++++++..
....
|15 |UNUSED
................................................................++++++++++++
++++
__________________________________________________________________________
__

Total count of outputs placed = 0
Total count of unique Product Terms = 0
Total Product Terms to be assigned = 0
Max Product Terms used / available = 0 / 80 = 0.0 %


Control Signals for Logic Block A
---------------------------------
CLK pin 13 : <not used>
CLK pin 35 : <not used>
PRESET : <not used>
RESET : <not used>
OE 0 : <not used>
OE 1 : <not used>
OE 2 : <not used>
OE 3 : <not used>



Logic Block A
__________________________________________
| |> not used:45 | |
| |> not used:46 | 40|* not used
| |> not used:47 | |
| |> not used:48 | 41|* not used
| |> not used:49 | |
| |> not used:50 | 42|* not used
| |> not used:51 | |
| |> not used:52 | 43|* not used
| |> not used:53 | |
| |> not used:54 | 44|* not used
| |> not used:55 | |
| |> not used:56 | 1|* not used
| |> not used:57 | |
| |> not used:58 | 2|* not used
| |> not used:59 | |
| |> not used:60 | 3|* not used
| |> not used:61 | |
| |> not used:62 | 8|* not used
| |> not used:63 | |
| |> not used:64 | 9|* not used
| |> not used:65 | |
| |> not used:66 | 10|* not used
| |> not used:67 | |
| |> not used:68 | 11|* not used
| |> not used:69 | |
| |> not used:70 | 12|* not used
| |> not used:71 | |
| |> not used:72 | 13|* not used
| |> not used:73 | |
| |> not used:74 | 14|* not used
| |> not used:75 | |
| |> not used:76 | 15|* not used
| |> not used:77 | |
| |> not used:78 | |
| |> not used:79 | |
| |> not used:80 | |
__________________________________________


Information: Macrocell Utilization.

Description Used Max
____________________________________
| I/O Macrocells | 0 | 16 |
| PIM Input Connects | 0 | 36 |
____________________________________
0 / 52 = 0 %


----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

LOGIC BLOCK B PLACEMENT (16:16:43)

Messages:


__________________________________________________________________________
__

1111111111222222222233333333334444444444555555555566666666667777777777
0123456789012345678901234567890123456789012345678901234567890123456789012345
6789
__________________________________________________________________________
__
| 0 |(licznik_2)
XXXXXXX+XX++++++............................................................
....
| 1 |UNUSED
......++++++++++++++++......................................................
....
| 2 |s1
..........X+++++++++++++++..................................................
....
| 3 |s3
..............X+++++++++++++++..............................................
....
| 4 |(licznik_8)
..................XX++++++++++++++..........................................
....
| 5 |(licznik_0)
......................XXXX++++++++++++......................................
....
| 6 |(licznik_4)
..........................XXXXX+++X+++++++..................................
....
| 7 |(licznik_6)
..............................+XXXXX++X+++X+++..............................
....
| 8 |(licznik_7)
..................................X+XXX+XXX+++++++..........................
....
| 9 |(licznik_3)
......................................XX+++XXXXX++++++......................
....
|10 |(licznik_5)
..........................................X+++++XXXX++X+++..................
....
|11 |(licznik_10)
..............................................++++++XX+X++X+++..............
....
|12 |(licznik_9)
..................................................+++++++++X++X+++..........
....
|13 |s2
......................................................+++++++++X++++++......
....
|14 |UNUSED
..........................................................++++++++++++++++..
....
|15 |(licznik_1)
................................................................XXXXXXXX++++
++++
__________________________________________________________________________
__

Total count of outputs placed = 14
Total count of unique Product Terms = 59
Total Product Terms to be assigned = 65
Max Product Terms used / available = 59 / 80 = 73.76 %


Control Signals for Logic Block B
---------------------------------
CLK pin 13 : clk
CLK pin 35 : <not used>
PRESET : GND
RESET : /reset_n
OE 0 : <not used>
OE 1 : <not used>
OE 2 : <not used>
OE 3 : <not used>



Logic Block B
__________________________________________
| |= >licznik_6.Q | |
| |= >licznik_9.Q | 18|= (licznik_2)
| |= >licznik_4.Q | |
| |= >licznik_3.Q | 19|* not used
| |= >reset_n | |
| |= >licznik_0.Q | 20|= s1
| |= >licznik_5.Q | |
| |= >licznik_8.Q | 21|= s3
| |= >licznik_10.Q | |
| |= >licznik_1.Q | 22|= (licznik_8)
| |> not used:91 | |
| |> not used:92 | 23|= (licznik_0)
| |> not used:93 | |
| |= >licznik_7.Q | 24|= (licznik_4)
| |> not used:95 | |
| |> not used:96 | 25|= (licznik_6)
| |> not used:97 | |
| |= >licznik_2.Q | 30|= (licznik_7)
| |> not used:99 | |
| |> not used:100 | 31|= (licznik_3)
| |> not used:101 | |
| |> not used:102 | 32|= (licznik_5)
| |> not used:103 | |
| |> not used:104 | 33|= (licznik_10)
| |> not used:105 | |
| |> not used:106 | 34|= (licznik_9)
| |> not used:107 | |
| |> not used:108 | 35|= s2
| |> not used:109 | |
| |> not used:110 | 36|* not used
| |> not used:111 | |
| |> not used:112 | 37|= (licznik_1)
| |> not used:113 | |
| |> not used:114 | |
| |> not used:115 | |
| |> not used:116 | |
__________________________________________


Information: Macrocell Utilization.

Description Used Max
____________________________________
| I/O Macrocells | 14 | 16 |
| PIM Input Connects | 12 | 36 |
____________________________________
26 / 52 = 50 %


----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

DESIGN SIGNAL PLACEMENT (16:16:43)


Device: c371i
Package: CY7C371I-66AC

39 : GND
40 : Not Used
41 : Not Used
42 : Not Used
43 : Not Used
44 : Not Used
1 : Not Used
2 : Not Used
3 : Not Used
4 : reset_n
5 : VPP
6 : GND
7 : clk
8 : Not Used
9 : Not Used
10 : Not Used
11 : Not Used
12 : Not Used
13 : Not Used
14 : Not Used
15 : Not Used
16 : VCC
17 : GND
18 : (licznik_2)
19 : Not Used
20 : s1
21 : s3
22 : (licznik_8)
23 : (licznik_0)
24 : (licznik_4)
25 : (licznik_6)
26 : Not Used
27 : Not Used
28 : GND
29 : Not Used
30 : (licznik_7)
31 : (licznik_3)
32 : (licznik_5)
33 : (licznik_10)
34 : (licznik_9)
35 : s2
36 : Not Used
37 : (licznik_1)
38 : VCC


Information: Macrocell Utilization.

Description Used Max
____________________________________
| Dedicated Inputs | 1 | 3 |
| Clock/Inputs | 1 | 2 |
| I/O Macrocells | 14 | 32 |
____________________________________
16 / 37 = 43 %



Required Max (Available)
CLOCK/LATCH ENABLE signals 1 2
Input REG/LATCH signals 0 4
Input PIN signals 1 4
Input PINs using I/O cells 0 0
Output PIN signals 14 32


Total PIN signals 16 37
Macrocells Used 14 32
Unique Product Terms 59 160



----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

PRESET/RESET AND OUTPUT ENABLE COMBINATIONS

PRESET: GND
RESET : /reset_n
Used by Logic Blocks: B
Total unique inputs = 12
count of registered equations = 14
==>OE: GND or VCC
count of OE equations = 14

----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

TIMING PATH ANALYSIS (16:16:43) using Package: CY7C371I-66AC

Messages:

----------------------------------------------------------------------------
Signal Name | Delay Type | tmax | Path Description
----------------------------------------------------------------------------
reg::(licznik_2)[18]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_2
tCO 10.0 ns
----------------------------------------------------------------------------
reg::s1[20]
inp::licznik_10.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::s1
tCO 10.0 ns
----------------------------------------------------------------------------
reg::s3[21]
inp::licznik_10.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::s3
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_8)[22]
inp::licznik_10.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_8
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_0)[23]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_0
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_4)[24]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_4
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_6)[25]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_6
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_7)[30]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_7
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_3)[31]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_3
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_5)[32]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_5
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_10)[33]
inp::licznik_10.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_10
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_9)[34]
inp::licznik_10.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_9
tCO 10.0 ns
----------------------------------------------------------------------------
reg::s2[35]
inp::licznik_10.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::s2
tCO 10.0 ns
----------------------------------------------------------------------------
reg::(licznik_1)[37]
inp::licznik_9.Q
tSCS 15.0 ns 1 pass
inp::reset_n
tRO 26.0 ns 1 pass
out::licznik_1
tCO 10.0 ns
----------------------------------------------------------------------------

Worst Case Path Summary
-----------------------

tSCS = 15.0 ns for licznik_2.T
tCO = 10.0 ns for licznik_2.C
tRO = 26.0 ns for licznik_2.AR



Summary:
Error Count = 0 Warning Count = 0

Completed Successfully
----------------------------------------------------------------------------
PLD Compiler Software: C37XFIT.EXE 19 JUN1998 [v4.02 ] 4 IR x96

JEDEC ASSEMBLE (16:16:43)

Messages:
Information: Processing JEDEC for Logic Block 1.
Information: Processing JEDEC for Logic Block 2.
Information: JEDEC output file 'gal0.jed' created.


Summary:
Error Count = 0 Warning Count = 0

Completed Successfully at 16:16:43