Procesor wejscia-wyjscia w FPGA
Masz problem? Zapytaj na forum elektroda.pl
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Procesor wejscia-wyjscia w FPGA
Date: Sat, 1 Jan 2005 13:35:14 +0100
Witam,
mam pytanie podobne do zadanego niedawno przez
Petersa, ale wymagania sa troche inne. Buduje
urzadzenie oparte na zmiennoprzecinkowym DSP
mogace sie wydajnie komunikowac z komputerem
przez popularny interfejs IO. Poniewaz DSP ma co
robic, chcialbym zlecic obsluge peryferiow osobnemu
ukladowi. Musi on zawierac nastepujace rzeczy:
- 4 szeregowe porty synchroniczne 32-bitowe min. 33Mbit/s
wspolbiezne (tj. wszystkie pracuja na tej samej baud
rate i zaczynaja/koncza transmisje w tych samych
momentach).
- 1 szeregowy port synchroniczny 24-bitowy 33Mbit/s
potrafiacy w razie potrzeby stac sie 16-bitowym portem
rownoleglym (tzn. linie sa dzielone).
- 16-bitowy interfejs do DSP.
- kontroler USB (front-end w FPGA albo podlaczany z zewnatrz),
zdolny pracowac co najmniej w trybie 12Mbit/s, ale USB2.0
byloby wspaniale.
- interfejsy IDE (tryb 16-bitowy, CF, dyski twarde) oraz SD.
Poza tym malo wymagajace "bzdurki":
- komunikacja z wyswietlaczem graficznym LCD przez
8-bitowy interfejs rownolegly.
- obsluga klawiatury matrycowej 4x4 (moze ona dzielic
linie z wyswietlaczem) i kilka diod LED.
- kilka portow szeregowych realizujacych podzbior standardu SPI.
Warunki "brzegowe" sa takie:
- mam zegar F = 66 MHz (oraz F/2, F/4 i F/8),
- uklad zasilany z 3,3V (+2,5V core, jesli jest potrzeba),
- obudowa SMD "lutowalna", tj. np. xQFP (x = T, L, M, P itd.),
BGA odpada, PLCC niemile widziane,
- mozna kupic jedna sztuke w detalu.
Jaki uklad byscie mi polecili do zrealizowania powyzszych celow
albo co nalezy zmienic w zalozeniach, by sie dalo te cele osiagnac?
Pozdrawiam
Piotr Wyderski
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 01 Jan 2005 15:28:03 +0100
On Sat, 1 Jan 2005 13:35:14 +0100, "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> wrote:
[.....]
Jaki uklad byscie mi polecili do zrealizowania powyzszych celow
albo co nalezy zmienic w zalozeniach, by sie dalo te cele osiagnac?
Konkretnego układu to Ci nie podam, ale sugerowałbym najpierw opisanie
całej funkcjonalności w jakimś HDL-u, syntezę, symulację, a następnie
dobranie układu w którym projekt się zmieści - fitter informuje o tym
że nie może upakować projektu w zadanym układzie. Z częstotliwością,
zasilaniem i obudową raczej nie będzie problemu - na pewno coś sobie
dobierzesz. CPLD i FPGA Xilinxa można kupić w małych ilościach w gliwickim
Memecu, aczkolwiek nie wiem czy sprzedają oni osobom fizycznym czy tylko
"na firmę". Nie wiem jak jest z układami Altery.
Front-end USB upakowany w FPGA może nawet działać, ale takie rozwiązanie
chyba nie będzie spełniać wszystkich wymagań elektrycznych, czyli
nie będzie się nadawać do masowej produkcji/sprzedaży. Gdzieś w Sieci
widziałem nawet projekt z kontrolerem Ethernet w FPGA gdzie transformator
separujący jest podłączony bezpośrednio do pinów FPGA. :-)
BTW. Co rozumiesz przez N-bitowy synchroniczny port szeregowy?
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sat, 1 Jan 2005 16:02:46 +0100
Jan Dubiec wrote:
a następnie dobranie układu w którym projekt się zmieści - fitter
informuje o tym że nie może upakować projektu w zadanym układzie.
Ciekawa metoda, sprobuje. :-) Jakie oprogramowanie
do tego celu polecasz?
CPLD i FPGA Xilinxa można kupić w małych ilościach w gliwickim
Memecu, aczkolwiek nie wiem czy sprzedają oni osobom fizycznym czy tylko
"na firmę".
OK, spytam ich. Znalazlem tez troche ukladow Xilinxa w BTC,
ale nie wiem, czy sie nadadza.
Front-end USB upakowany w FPGA może nawet działać, ale takie rozwiązanie
chyba nie będzie spełniać wszystkich wymagań elektrycznych, czyli
nie będzie się nadawać do masowej produkcji/sprzedaży.
Poki co interesuje mnie tylko powstanie dzialajacego prototypu,
choc w to USB w FPGA sam mocno watpie. Tylko jaka jest alternatywa
dla wiekszych predkosci? Dla "wolnego" USB 12Mbit/s istnieja kostki
FTDI od reki zalatwiajace sprawe, ale co z USB2.0 -- sa jakies front-endy
albo nawet cale kontrolery do tego? Przeslanie do peceta 400Mbit/s
to juz nie w kij dmuchal... :-(
BTW. Co rozumiesz przez N-bitowy synchroniczny port szeregowy?
N-bitowy rejestr przesuwajacy z wejsciem rownoleglym i wyjsciem
szeregowym wraz z prosta logika generujaca sygnaly Frame Sync,
Frame End itd. (zgodnie ze specyfikacja SPORT procesorow Analog
Devices, ale o znacznie okrojonych mozliwosciach -- czestotliwosc
i liczba bitow ustawione na sztywno) wraz z malym FIFO.
Jesli pominac USB, to ta moja glue logic ma bardzo prosta konstrukcje
wewnetrzna: piec rejestrow przesuwajacych, piec FIFO, jakis banalny
kontroler IDE, dekoder adresow i wejscie-wyjscie 16 bitowe z DSP
(uklad bedzie memory-mapped) -- tylko sporo (64+) linii IO bedzie
potrzeba...
Pozdrawiam
Piotr Wyderski
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 01 Jan 2005 18:27:10 +0100
On Sat, 1 Jan 2005 16:02:46 +0100, "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> wrote:
Jan Dubiec wrote:
a następnie dobranie układu w którym projekt się zmieści - fitter
informuje o tym że nie może upakować projektu w zadanym układzie.
Ciekawa metoda, sprobuje. :-)
IMO całkiem naturalna. :-)
Jakie oprogramowanie do tego celu polecasz?
To, które jest (bezpłatnie) dostępne: ISE Webpack do kości Xilinxa lub
Quartus II do Altery. Ten soft nie obsługuje topowych FPGA w/w producentów,
ale to chyba Ci na razie nie będzie przeszkadzało.
CPLD i FPGA Xilinxa można kupić w małych ilościach w gliwickim
Memecu, aczkolwiek nie wiem czy sprzedają oni osobom fizycznym czy tylko
"na firmę".
OK, spytam ich. Znalazlem tez troche ukladow Xilinxa w BTC,
ale nie wiem, czy sie nadadza.
AFAIR w BTC mają tylko CPLD i to raczej te "mniejsze", więc BTC raczej
odpada. :-(
Front-end USB upakowany w FPGA może nawet działać, ale takie rozwiązanie
chyba nie będzie spełniać wszystkich wymagań elektrycznych, czyli
nie będzie się nadawać do masowej produkcji/sprzedaży.
Poki co interesuje mnie tylko powstanie dzialajacego prototypu,
choc w to USB w FPGA sam mocno watpie. Tylko jaka jest alternatywa
dla wiekszych predkosci? Dla "wolnego" USB 12Mbit/s istnieja kostki
FTDI od reki zalatwiajace sprawe, ale co z USB2.0 -- sa jakies front-endy
albo nawet cale kontrolery do tego? Przeslanie do peceta 400Mbit/s
to juz nie w kij dmuchal... :-(
W USB (na razie) nie siedzę, więc nic nie poradzę. Jestem na poziomie
kości FTDI. :-) BTW. FT245BM jest USB 2.0, ale implementuje tylko
"full speed device", czyli owe 12Mbit/s.
BTW. Co rozumiesz przez N-bitowy synchroniczny port szeregowy?
N-bitowy rejestr przesuwajacy z wejsciem rownoleglym i wyjsciem
szeregowym wraz z prosta logika generujaca sygnaly Frame Sync,
Frame End itd. (zgodnie ze specyfikacja SPORT procesorow Analog
Devices, ale o znacznie okrojonych mozliwosciach -- czestotliwosc
i liczba bitow ustawione na sztywno) wraz z malym FIFO.
OK. Przez chwilę to mi się z HDLC pomyliło. A to trochę wyższa warstwa. :-)
Jesli pominac USB, to ta moja glue logic ma bardzo prosta konstrukcje
wewnetrzna: piec rejestrow przesuwajacych, piec FIFO, jakis banalny
kontroler IDE, dekoder adresow i wejscie-wyjscie 16 bitowe z DSP
(uklad bedzie memory-mapped) -- tylko sporo (64+) linii IO bedzie
potrzeba...
Też tak sądzę. Bez USB powinno to się dać zmieścić w jakimś większym
CPLD, np. Xilinxa np. XC95288XL w 100 lub 144 pinowej TQFP. Gdyby był
za mały, to jest są jeszcze CPLD z rodziny CoolRunner.
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sat, 1 Jan 2005 18:57:38 +0100
Jan Dubiec wrote:
IMO całkiem naturalna. :-)
Zupelnie mozliwe, z PLD do tej pory uzywalem tylko
GALi, to bedzie moja pierwsza FPGA albo CPLD. :-)
To, które jest (bezpłatnie) dostępne: ISE Webpack do kości Xilinxa
Juz sie sciaga.
więc BTC raczej odpada. :-(
Jeszcze znalazlem to:
http://www.tranzystor.pl/s302gid0.html
http://www.tranzystor.pl/s305gid0.html
BTW. FT245BM jest USB 2.0, ale implementuje tylko
"full speed device", czyli owe 12Mbit/s.
FullSpeed mi wystarczy do wiekszosci zastosowan (na styk), wiec
mnie to poki co specjalnie nie boli. W "wersji marzen" urzadznia
(przesylanie do peceta calego strumienia danych 400Mbit/s z DSP)
chcialem miec jednak duuuza rezerwe, stad apetyt na HighSpeed. :-)
Też tak sądzę. Bez USB powinno to się dać zmieścić w jakimś większym
CPLD, np. Xilinxa np. XC95288XL w 100 lub 144 pinowej TQFP.
Tu mam pytanie: czy jedna makrocela CPLD to przerzutnik D +
troche logiki kombinacyjnej? Jesli tak, to liczac, ze 1 stopien shiftera
potrzebuje 1 przerzutnika daje to 4*32 (SPORT) + 24 (SPORT)
+ ze 20 (IDE) = 172 makrocele, nie uwzgledniajac cel potrzebnych
na wewnetrzne potrzeby ukladu. Dobrze licze, czy to sie (mam
nadzieje...) szacuje inaczej? Bo jesli mam racje, to w jaki sposob
ludzie mieszcza w FPGA IP cores -- Harry Potter im pomaga? :o)
Pozdrawiam
Piotr Wyderski
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 01 Jan 2005 22:35:11 +0100
On Sat, 1 Jan 2005 18:57:38 +0100, "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> wrote:
Jan Dubiec wrote:
IMO całkiem naturalna. :-)
Zupelnie mozliwe, z PLD do tej pory uzywalem tylko
GALi, to bedzie moja pierwsza FPGA albo CPLD. :-)
No popatrz, a ja właśnie będę walczył z GAL-ami jeśli Greg podeśle mi
kości. :-)
[.....]
więc BTC raczej odpada. :-(
Jeszcze znalazlem to:
http://www.tranzystor.pl/s302gid0.html
http://www.tranzystor.pl/s305gid0.html
To są CPLD; ten pierwszy link to są chyba układy Lattice'a, sądząc po
oznaczeniach. Drogie mają te kości, ale dobrze wiedzieć że coś takiego
jest i można sobie bezproblemowo kupić 1 sztukę. Do tej pory znałem
tylko Memeca i BTC. A może ktoś wie gdzie można kupić na sztuki Cyclone'a
Altery? W Jawi? Gdzieś jeszcze?
Tu mam pytanie: czy jedna makrocela CPLD to przerzutnik D +
troche logiki kombinacyjnej?
Tak. Z tym że element pamiętający to raczej nie jest goły przerzutnik D,
ale coś więcej. Np. w CoolRunnerach Xilinxa ów element może być jednocześnie
taktowany zboczem narastającym i opadającym (XC9500 tego nie potrafi). Więcej
informacji znajdziesz oczywiście w dejtaszitach.
Jesli tak, to liczac, ze 1 stopien shiftera
potrzebuje 1 przerzutnika daje to 4*32 (SPORT) + 24 (SPORT)
+ ze 20 (IDE) = 172 makrocele, nie uwzgledniajac cel potrzebnych
na wewnetrzne potrzeby ukladu. Dobrze licze, czy to sie (mam
nadzieje...) szacuje inaczej? Bo jesli mam racje, to w jaki sposob
ludzie mieszcza w FPGA IP cores -- Harry Potter im pomaga? :o)
Liczysz dobrze, ale makrocela CPLD to zupełnie coś innego niż CLB[*] w FPGA.
Zajrzyj do dejtaszita. :-) Np. w CPLD potrzebujesz co najmniej 16 makrocel
aby zrealizować 16-bitowy rejestr przesuwający, a w FPGA na 1 CLB możesz
zrealizować 2 takie rejestry (i zostanie Ci jeszcze sporo wolnej logiki);
największy z CoolRunnerów (CPLD) ma 512 makrocel, a najmniejszy ze Spartanów-3
(FPGA) ma 192 CLB. Ponadto FPGA mają wbudowany RAM, układy mnożące oraz inne
gadżety.
[*] Configurable Logic Block wg. nomenklatury Xilinxa; Altera używa innej
nomenklatury i sposobu podziału FPGA na mniejsze bloki funkcjonalne
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sat, 1 Jan 2005 23:49:33 +0100
Jan Dubiec wrote:
Liczysz dobrze
Czyli po dodaniu zaledwie dwuelementowego FIFO uklad nie
wejdzie nawet w najwiekszy dostepny detalicznie CPLD za 340 zl.
Nie wspominajac o tym, ze za te cene moge tam wsadzic 2
zmiennoprzecinkowe, 8 staloprzecinkowych DSP albo 10 ATmeg,
ktorych jedynym zadaniem bedzie machanie liniami IO, a nie
przetwarzanie sygnalow... Druga sprawa: koszt efektywny
jednego przerzutnika D wynosi wowczas 66 groszy. Wiec gdzie
sens w istnieniu takich ukladow -- Crappy Programmable Logic Devices? :-)
a w FPGA na 1 CLB możesz zrealizować 2 takie rejestry
W takim razie chyba tylko FPGA mi zostaje, zgodnie z tytulem watku.
A tu niespodzianka -- wszystkie dostepne w Tranzystorze sa na 5V,
a ja mam wszystkie uklady na 3,3. Dodanie konwerterow poziomow,
czyli dorobienie glue logic do glue logic jest z gory wykluczone... :->
Pozdrawiam
Piotr Wyderski
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 02 Jan 2005 02:52:50 +0100
On Sat, 1 Jan 2005 23:49:33 +0100, "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> wrote:
Jan Dubiec wrote:
Liczysz dobrze
Czyli po dodaniu zaledwie dwuelementowego FIFO uklad nie
wejdzie nawet w najwiekszy dostepny detalicznie CPLD za 340 zl.
Nie wspominajac o tym, ze za te cene moge tam wsadzic 2
zmiennoprzecinkowe, 8 staloprzecinkowych DSP albo 10 ATmeg,
ktorych jedynym zadaniem bedzie machanie liniami IO, a nie
przetwarzanie sygnalow... Druga sprawa: koszt efektywny
jednego przerzutnika D wynosi wowczas 66 groszy.
Ja tak bardzo nie sugerowałbym się tą ceną. Raz że Lattice z jakichś
powodów jest drogi - zauważ że układ Lattice'a jest na Tranzystorze
około 2 razy droższy od kości Xilinxa o zbliżonej ilości makrokomórek.
Dwa że Xilinxa mozesz kupić w Memecu kupić około 2 razy taniej.
Wyjdzie coś pomiędzy 10 a 20 gr za makrokomórkę. Z moich obserwacji
wynika że Memec przy małych ilościach ma ceny takie jak w sklepie
internetowym Xilinxa + 5% + VAT.
Następna sprawa to to, że układy stare (czyli 5V CPLD i FPGA) są
znacznie droższe od ich nowszych wersji. Widać to też po cenach na
Tranzystorze.
Wiec gdzie sens w istnieniu takich ukladow -- Crappy Programmable
Logic Devices? :-)
Nie wszędzie jest sens wstawiać FPGA. Nawet 74* nadal się produkuje
i używa. :-)
a w FPGA na 1 CLB możesz zrealizować 2 takie rejestry
W takim razie chyba tylko FPGA mi zostaje, zgodnie z tytulem watku.
A tu niespodzianka -- wszystkie dostepne w Tranzystorze sa na 5V,
a ja mam wszystkie uklady na 3,3. Dodanie konwerterow poziomow,
czyli dorobienie glue logic do glue logic jest z gory wykluczone... :->
To co tam mają w ofercie to jakieś zabytki. XCS* to rodzina Spartan,
a XC52* to już wogóle jakaś prehistoria. W każdym bądź razie Xilinx się
do nich już nie przyznaje. :-) Współczesne "małe" FPGA Xilinxa to rodziny
Spartan IIE i Spartan 3 ze wskazaniem na tą drugą. Ewentualnie możesz
użyć Virtex-a i wsadzić tam parę Twoich układów razem z DSP. ;-)
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sun, 2 Jan 2005 12:57:47 +0100
Jan Dubiec wrote:
Ewentualnie możesz użyć Virtex-a i wsadzić tam parę
Twoich układów razem z DSP. ;-)
Cos podobnego mi dzis rano przyszlo do glowy; tzn. nie
az w takiej wersji hardcore, by tam pchac DSP, ale
wepchniecie w FPGA systemu formowania sygnalu na
pierwszy rzut oka wyglada sensownie. Bedzie potrzeba
30 sumatorow min. 24-bitowych pracujacych potokowo,
dwa multiplikatory i 256 24-bitowych komorek RAM.
Zaraz bede to probowal zapisac w VHDL. :-)
Sciagnalem dokumentacje do Cyklonow poleconych
przez Grega, czytam i przecieram oczy, bo to zbyt
piekne, by bylo prawdziwe... ;-)
Np. 13 blokow RAM 128*36 bitow kazdy, z opcja pracy
bloku jako jeden wielki rejestr przesuwny -- cale glue logic
mozna sprowadzic do pieciu takich RAMow, otrzymujac m.in.
128-stopniowe FIFO. :-)
Pozdrawiam
Piotr Wyderski
From: jerry1111 <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Wed, 12 Jan 2005 18:46:48 +0100
On Sun, 2 Jan 2005 12:57:47 +0100, "Piotr Wyderski"
<wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> wrote:
Sciagnalem dokumentacje do Cyklonow poleconych
przez Grega, czytam i przecieram oczy, bo to zbyt
piekne, by bylo prawdziwe... ;-)
Prawdziwe, prawdziwe :-)
do EP1C6 pakuje 2 sztuki 16bit Niosa i jest jeszcze troche luzu, albo
1szt 32bit Niosa (za to z duzymi peryferiami) i tez jest jeszcze
troche luzu. Obudowa TQFP144, wiec nie problem polutowac.
IMO zapomnij o CPLD i o FPGA na 5V - to juz sa zabytki...
--
Jerry
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Thu, 13 Jan 2005 09:41:21 +0000 (UTC)
jerry1111 wrote on Wed, 12 Jan 2005 18:46:48 +0100:
[.....]
do EP1C6 pakuje 2 sztuki 16bit Niosa i jest jeszcze troche luzu, albo
1szt 32bit Niosa (za to z duzymi peryferiami) i tez jest jeszcze
A jakiego toolchain-a używa się do tworzenia softu pod NIOS(II)? Chodzi
mi o kompilator, linker, itp. Czy jakieś narzędzia są dostarczane razem
z NIOSem czy trzeba za nie zapłacić dodatkowo? A jakiego evalboard-a byś
polecił? Chodzi mi o coś do $200 (wliczając koszty przesyłki, VAT i inne
opłaty). Chciałem sobie kupić http://www.futureelectronics.com/promos/cyclone/,
ale w PL oficjalnymi kanałami jest to nieosiągalne. Przez internet też nie
ponieważ tandeciarze z Future nawet sklepu internetowego zrobić nie potrafią
(kliknij na "Buy Now"). :-(
BTW. Myślałem że nieżyjesz. ;-)
Regards,
/J.D.
From: Tawez <tawezBEZTEGO_at_nospam_IBEZTEGOop.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Thu, 13 Jan 2005 11:48:40 +0100
Jan Dubiec napisał(a):
jerry1111 wrote on Wed, 12 Jan 2005 18:46:48 +0100:
[.....]
do EP1C6 pakuje 2 sztuki 16bit Niosa i jest jeszcze troche luzu, albo
1szt 32bit Niosa (za to z duzymi peryferiami) i tez jest jeszcze
A jakiego evalboard-a byś
polecił? Chodzi mi o coś do $200 (wliczając koszty przesyłki, VAT i inne
opłaty).
najtańsze co znalazłem to
http://www.altera.com/products/devkits/altera/kit-nios_eval_1C12.html
myślę, że osiągalne na przykłąd przez Javilogic
> Chciałem sobie kupić http://www.futureelectronics.com/promos/cyclone/,
> ale w PL oficjalnymi kanałami jest to nieosiągalne. Przez internet
też nie
> ponieważ tandeciarze z Future nawet sklepu internetowego zrobić nie
potrafią
> (kliknij na "Buy Now"). :-(
a jakie podają powody oficjalnej nieobecności???
--
Tawez
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Thu, 13 Jan 2005 11:32:51 +0000 (UTC)
Tawez wrote on Thu, 13 Jan 2005 11:48:40 +0100:
[.....]
najtańsze co znalazłem to
http://www.altera.com/products/devkits/altera/kit-nios_eval_1C12.html
Widziałem to. Tzn. widziałem wszystko w tym temacie, o czym Altera wspomina
na swoim WWW. ;-)
[.....]
a jakie podają powody oficjalnej nieobecności???
Ponieważ w Polsce (i chyba w całej Europie) Alterę sprzedaje EBV i trochę
Arrow. Ameryka Pólnocna jest z kolei podzielona pomiędzy Future i Arrow.
Logika marketingowców i handlarzy jest jednak zdecydowanie inna niż logika
ludzi technicznych. ;-)
Regards,
/J.D.
From: jerry1111 <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sun, 16 Jan 2005 16:14:00 +0100
On Thu, 13 Jan 2005 11:32:51 +0000 (UTC), Jan Dubiec
<jdx_at_nospam_SPAMTRAP.slackware.pl> wrote:
a jakie podają powody oficjalnej nieobecności???
Ponieważ w Polsce (i chyba w całej Europie) Alterę sprzedaje EBV i trochę
Dokladnie - chciales Altere gdzie indziej niz w EBV kupowac??
--
Jerry
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 17 Jan 2005 22:14:04 +0100
On Sun, 16 Jan 2005 16:14:00 +0100, jerry1111 <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl> wrote:
On Thu, 13 Jan 2005 11:32:51 +0000 (UTC), Jan Dubiec
<jdx_at_nospam_SPAMTRAP.slackware.pl> wrote:
a jakie podają powody oficjalnej nieobecności???
Ponieważ w Polsce (i chyba w całej Europie) Alterę sprzedaje EBV i trochę
Dokladnie - chciales Altere gdzie indziej niz w EBV kupowac??
Altery to nie, ale kita z układem Altery tak. Bo w zasadzie trochę dziwne
byłoby gdyby EBV sprzedawało produkt Future. :-)
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: Tawez <tawezBEZTEGO_at_nospam_IBEZTEGOop.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Mon, 17 Jan 2005 20:48:05 +0100
Jan Dubiec napisał(a):
Tawez wrote on Thu, 13 Jan 2005 11:48:40 +0100:
[.....]
najtańsze co znalazłem to
http://www.altera.com/products/devkits/altera/kit-nios_eval_1C12.html
Widziałem to. Tzn. widziałem wszystko w tym temacie, o czym Altera wspomina
na swoim WWW. ;-)
może w takim razie jakieś opensource'owe starter kity?
schemat układu i projekt płytki do zrobienia we własnym zakresie...
ktoś widział coś ciekawego?
--
Tawez
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 17 Jan 2005 22:10:10 +0100
On Mon, 17 Jan 2005 20:48:05 +0100, Tawez <tawezBEZTEGO_at_nospam_IBEZTEGOop.pl> wrote:
[.....]
może w takim razie jakieś opensource'owe starter kity?
schemat układu i projekt płytki do zrobienia we własnym zakresie...
ktoś widział coś ciekawego?
Na opencores są co najmniej dwa. Taki wariant ma niewątpliwie efekt
edukacyjny ponieważ mógłbym poćwiczyć projektowanie płytek 4+ warstwowych. :-)
Ale w sam raz nie o to mi chodzi. No i taniej wyjdzie jednak zakup gotowego
kita, choćby tego którego wskazałeś.
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: Tawez <tawezBEZTEGO_at_nospam_IBEZTEGOop.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Tue, 18 Jan 2005 00:19:06 +0100
Jan Dubiec napisał(a):
może w takim razie jakieś opensource'owe starter kity?
schemat układu i projekt płytki do zrobienia we własnym zakresie...
ktoś widział coś ciekawego?
Na opencores są co najmniej dwa. Taki wariant ma niewątpliwie efekt
edukacyjny ponieważ mógłbym poćwiczyć projektowanie płytek 4+ warstwowych. :-)
Ale w sam raz nie o to mi chodzi. No i taniej wyjdzie jednak zakup gotowego
kita, choćby tego którego wskazałeś.
no tak, biorąc pod uwagę fakt, że przeważnie to BGA jest, masz rację.
--
Tawez
From: jerry1111 <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sun, 16 Jan 2005 16:14:00 +0100
On Thu, 13 Jan 2005 09:41:21 +0000 (UTC), Jan Dubiec
<jdx_at_nospam_SPAMTRAP.slackware.pl> wrote:
jerry1111 wrote on Wed, 12 Jan 2005 18:46:48 +0100:
[.....]
do EP1C6 pakuje 2 sztuki 16bit Niosa i jest jeszcze troche luzu, albo
1szt 32bit Niosa (za to z duzymi peryferiami) i tez jest jeszcze
A jakiego toolchain-a używa się do tworzenia softu pod NIOS(II)? Chodzi
gcc - tylko nie pamietam wersji. Znaczy w Nios1 bylo gcc 2.95, a nie
pamietam jakie jest w Nios2.
mi o kompilator, linker, itp. Czy jakieś narzędzia są dostarczane razem
z NIOSem czy trzeba za nie zapłacić dodatkowo? A jakiego evalboard-a byś
Jak se kupisz kita to masz wszystko - komplet kompilatorow, Quartusa z
licencja, nawet roczny darmowy upgrade tego interesu (mi w ciagu roku
przyslali z 7 upgradow - niektore BARDZO wartosciowe, nie byla to
tylko kosmetyka okienek).
Aha - no i oczywiscie masz 'zero dollar licence' na umieszczanie tego
wszystkiego w swoich wyrobach bez ograniczen.
polecił? Chodzi mi o coś do $200 (wliczając koszty przesyłki, VAT i inne
opłaty). Chciałem sobie kupić http://www.futureelectronics.com/promos/cyclone/,
ale w PL oficjalnymi kanałami jest to nieosiągalne. Przez internet też nie
ponieważ tandeciarze z Future nawet sklepu internetowego zrobić nie potrafią
(kliknij na "Buy Now"). :-(
Bo Tobie potrzebny Nios2 Development Kit Cyclone Edition (nie pamietam
czy Cyclone, czy Cyclone2).
BTW. Myślałem że nieżyjesz. ;-)
Zyje, zyje - ino czasu ostatnio brak, a i zmienia mi sie troche w
zyciu :-)
--
Jerry
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 17 Jan 2005 22:01:28 +0100
On Sun, 16 Jan 2005 16:14:00 +0100, jerry1111 <stop_this_spam_jerry1111_remove_at_nospam_remove.wp.pl> wrote:
On Thu, 13 Jan 2005 09:41:21 +0000 (UTC), Jan Dubiec
<jdx_at_nospam_SPAMTRAP.slackware.pl> wrote:
[.....]
polecił? Chodzi mi o coś do $200 (wliczając koszty przesyłki, VAT i inne
opłaty). Chciałem sobie kupić http://www.futureelectronics.com/promos/cyclone/,
ale w PL oficjalnymi kanałami jest to nieosiągalne. Przez internet też nie
ponieważ tandeciarze z Future nawet sklepu internetowego zrobić nie potrafią
(kliknij na "Buy Now"). :-(
Bo Tobie potrzebny Nios2 Development Kit Cyclone Edition (nie pamietam
czy Cyclone, czy Cyclone2).
To jest właśnie taki kit, tyle tylko że nie jest firmowany przez Alterę.
Ale na www Altery jest do niego link.
Dzisaj około 17:30 znowu zajrzałem na w/w stronę. Coś się zmieniło. Przez
weekend kit staniał o połowę, z $99 do $49. :-) No i kliknięcie w "buy now"
daje inny efekt - tym razem pokazuje się strona generowana przez .NET
z informacją że w aplikacji eStore jest jakiś błąd. :-) Nie ma to jak globalni,
profesjonalni dystrybutorzy. ;-)
BTW. Myślałem że nieżyjesz. ;-)
Zyje, zyje - ino czasu ostatnio brak, a i zmienia mi sie troche w
zyciu :-)
Tia, gdy czasami odwiedzam rodziców, to matka też mi marudzi że
powinienem w końcu się ożenić. ;-)
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Wed, 05 Jan 2005 12:24:18 +0100
Piotr Wyderski napisal(a):
jednego przerzutnika D wynosi wowczas 66 groszy. Wiec gdzie
sens w istnieniu takich ukladow -- Crappy Programmable Logic Devices? :-)
Duze maszyny stanow. Zwroc uwage na ilosc wejsciowej komorki w CPLD i
w FPGA.
Male CPLD zajmuja z kolei mniej miejsca niz FPGA i mniej kosztuja.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: "Greg" <xgrzes_at_nospam_poczta.onet.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sat, 1 Jan 2005 18:50:52 +0100
Jaki uklad byscie mi polecili do zrealizowania powyzszych celow
albo co nalezy zmienic w zalozeniach, by sie dalo te cele osiagnac?
sciagnij sobie quartusa altery - wszystko ladnei sobie w nim przesymylujesz,
opisane w VHDL,Verilog lub zlozone w sposob graficzny z bibliotek ukladow
TTL.
do implementacji polecam Cyclone - powiien poradzic sobie EP1C3CT144 lub
wiekszy, mozna je meic juz od jakis 16 EUR/szt (EBV)
Front-end USB upakowany w FPGA może nawet działać, ale takie rozwiązanie
chyba nie będzie spełniać wszystkich wymagań elektrycznych, czyli
nie będzie się nadawać do masowej produkcji/sprzedaży. Gdzieś w Sieci
widziałem nawet projekt z kontrolerem Ethernet w FPGA gdzie transformator
separujący jest podłączony bezpośrednio do pinów FPGA. :-)
do USb2.0 mozesz uzyc CY7C68013 (cypress, FX2) sa w roznych wersjach i
zapewniaja te 50..60MB/s
From: Zbych <abuse_at_nospam_onet.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sat, 01 Jan 2005 19:48:09 +0100
Greg wrote:
do USb2.0 mozesz uzyc CY7C68013 (cypress, FX2) sa w roznych wersjach i
zapewniaja te 50..60MB/s
A kto handluje tym w Polsce ? (w ilościach detalicznych)
From: "Greg" <xgrzes_at_nospam_poczta.onet.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sat, 1 Jan 2005 20:59:23 +0100
do USb2.0 mozesz uzyc CY7C68013 (cypress, FX2) sa w roznych wersjach i
zapewniaja te 50..60MB/s
A kto handluje tym w Polsce ? (w ilościach detalicznych)
mysle ze 5..10 szt to kupisz bez problemu w EBV - ja tak robie.
a po mniejsze to do JAWI trzeba sie usmeichnac
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 01 Jan 2005 22:54:14 +0100
On Sat, 1 Jan 2005 20:59:23 +0100, "Greg" <xgrzes_at_nospam_poczta.onet.pl> wrote:
do USb2.0 mozesz uzyc CY7C68013 (cypress, FX2) sa w roznych wersjach i
zapewniaja te 50..60MB/s
A kto handluje tym w Polsce ? (w ilościach detalicznych)
mysle ze 5..10 szt to kupisz bez problemu w EBV - ja tak robie.
a po mniejsze to do JAWI trzeba sie usmeichnac
W polskim EBV? W ubiegłym tygodniu dzwoniłem do nich ponieważ chcę
sobie kupić evalboard-a z Cyclonem. Zepchneli mnie do Jawi. W zasadzie
dla mnie to nawet i lepiej, ale aż strach pomyśleć co by było gdybym
chciał kupić np. tylko 10 gołych Cyclonów. :-)
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Mon, 03 Jan 2005 11:43:49 +0100
Jan Dubiec napisal(a):
do USb2.0 mozesz uzyc CY7C68013 (cypress, FX2) sa w roznych wersjach i
zapewniaja te 50..60MB/s
A kto handluje tym w Polsce ? (w ilościach detalicznych)
mysle ze 5..10 szt to kupisz bez problemu w EBV - ja tak robie.
a po mniejsze to do JAWI trzeba sie usmeichnac
W polskim EBV?
Tez mnie to zaskoczylo. To jest hurtownik i jednorazowa dostawa u nich
musi miec cos kolo 2k i iles tam dziesiatek euro dla linijki
zamowienia. Male zamowienia spychaja na Semos i innych.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
Date: Sun, 02 Jan 2005 11:28:45 +0100
From: badworm <nospam_at_nospam_post.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Dnia 2005-01-01 19:48, Użytkownik Zbych napisał:
A kto handluje tym w Polsce ? (w ilościach detalicznych)
Być może AVT będzie jeszcze coś miało - zrobili na tym konwerter
USB->IDE i wprowadzili ten układ do swojej oferty.
--
Pozdrawiam Bad Worm badworm{"a" w kolku}post[punkt]pl
GG# 2400455 ICQ# 320399066
"Dziwny jest ten świat..."
Tnijcie cytaty i sygnaturki!
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 01 Jan 2005 22:42:54 +0100
On Sat, 1 Jan 2005 18:50:52 +0100, "Greg" <xgrzes_at_nospam_poczta.onet.pl> wrote:
Jaki uklad byscie mi polecili do zrealizowania powyzszych celow
albo co nalezy zmienic w zalozeniach, by sie dalo te cele osiagnac?
sciagnij sobie quartusa altery - wszystko ladnei sobie w nim przesymylujesz,
opisane w VHDL,Verilog lub zlozone w sposob graficzny z bibliotek ukladow
TTL.
Takie składanie "graficzne" to raczej słaby pomysł - nadaje się tylko do
trywialnych projektów. Przy większych naklika się człowiek jak wół, a schemat
i tak będzie nieczytelną plątaniną kresek. :-) Poza tym po co się męczyć
i odwalać robotę za syntezer skoro to on ma odwalać robotę za nas. :-)
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Mon, 03 Jan 2005 11:44:42 +0100
Jan Dubiec napisal(a):
Jaki uklad byscie mi polecili do zrealizowania powyzszych celow
albo co nalezy zmienic w zalozeniach, by sie dalo te cele osiagnac?
sciagnij sobie quartusa altery - wszystko ladnei sobie w nim przesymylujesz,
opisane w VHDL,Verilog lub zlozone w sposob graficzny z bibliotek ukladow
TTL.
Takie składanie "graficzne" to raczej słaby pomysł - nadaje się tylko do
trywialnych projektów. Przy większych naklika się człowiek jak wół, a schemat
i tak będzie nieczytelną plątaniną kresek. :-) Poza tym po co się męczyć
i odwalać robotę za syntezer skoro to on ma odwalać robotę za nas. :-)
To nie jest takie oczywiste. Poczytaj dyskusje na fpga. Schemat
rysowany jest uznawany za czytelniejszy.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Mon, 3 Jan 2005 12:00:22 +0000 (UTC)
Marcin E Hamerla wrote on Mon, 03 Jan 2005 11:44:42 +0100:
Jan Dubiec napisal(a):
[.....]
Takie składanie "graficzne" to raczej słaby pomysł - nadaje się tylko do
trywialnych projektów. Przy większych naklika się człowiek jak wół, a schemat
i tak będzie nieczytelną plątaniną kresek. :-) Poza tym po co się męczyć
i odwalać robotę za syntezer skoro to on ma odwalać robotę za nas. :-)
To nie jest takie oczywiste. Poczytaj dyskusje na fpga. Schemat
rysowany jest uznawany za czytelniejszy.
IMO dla każdego człowieka istnieje pewna granica, od której opis w HDL jest
bardziej czytelny niż schemat układu. Jak dla mnie, schemat zwykłego układu
kombinacyjnego implementującego np. 10 nietrywialnych funkcji 10 zmiennych
jest mniej czytelny od opisu w (V)HDL-u.
Regards,
/J.D.
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Mon, 03 Jan 2005 13:07:28 +0100
Jan Dubiec napisal(a):
Takie składanie "graficzne" to raczej słaby pomysł - nadaje się tylko do
trywialnych projektów. Przy większych naklika się człowiek jak wół, a schemat
i tak będzie nieczytelną plątaniną kresek. :-) Poza tym po co się męczyć
i odwalać robotę za syntezer skoro to on ma odwalać robotę za nas. :-)
To nie jest takie oczywiste. Poczytaj dyskusje na fpga. Schemat
rysowany jest uznawany za czytelniejszy.
IMO dla każdego człowieka istnieje pewna granica, od której opis w HDL jest
bardziej czytelny niż schemat układu. Jak dla mnie, schemat zwykłego układu
kombinacyjnego implementującego np. 10 nietrywialnych funkcji 10 zmiennych
jest mniej czytelny od opisu w (V)HDL-u.
Moment, znacznei latwiej zrozumiec przeplywy sygnalow na schemacie
blokowym niz w postaci tekstu programu. Jak dla mnie nie ma tu zadnej
dyskusji. Tekst latwiej edytowac, komentowac, szybciej sie go pisze. W
mojej firmie 99% modulow to AHDL. Powstalo raptem kilka schematow i to
tylko ze wzgledu na uwarunkowania zewnetrzne.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Mon, 3 Jan 2005 13:13:11 +0000 (UTC)
Marcin E Hamerla wrote on Mon, 03 Jan 2005 13:07:28 +0100:
Jan Dubiec napisal(a):
[.....]
IMO dla każdego człowieka istnieje pewna granica, od której opis w HDL jest
bardziej czytelny niż schemat układu. Jak dla mnie, schemat zwykłego układu
kombinacyjnego implementującego np. 10 nietrywialnych funkcji 10 zmiennych
jest mniej czytelny od opisu w (V)HDL-u.
Moment, znacznei latwiej zrozumiec przeplywy sygnalow na schemacie
blokowym niz w postaci tekstu programu. Jak dla mnie nie ma tu zadnej
dyskusji.
Tak, ale mowa jest o rysowaniu schematu urządzenia z wykorzystaniem biblioteki
elementów emulujących standartowe kości TTL/CMOS.
Regards,
/J.D.
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Mon, 03 Jan 2005 16:55:45 +0100
Jan Dubiec napisal(a):
IMO dla każdego człowieka istnieje pewna granica, od której opis w HDL jest
bardziej czytelny niż schemat układu. Jak dla mnie, schemat zwykłego układu
kombinacyjnego implementującego np. 10 nietrywialnych funkcji 10 zmiennych
jest mniej czytelny od opisu w (V)HDL-u.
Moment, znacznei latwiej zrozumiec przeplywy sygnalow na schemacie
blokowym niz w postaci tekstu programu. Jak dla mnie nie ma tu zadnej
dyskusji.
Tak, ale mowa jest o rysowaniu schematu urządzenia z wykorzystaniem biblioteki
elementów emulujących standartowe kości TTL/CMOS.
I mowa jest tez o symetrycznym opisie HDL przy uzyciu makrofunkcji
TTL?
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 04 Jan 2005 08:30:58 +0100
On Mon, 03 Jan 2005 16:55:45 +0100, Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX> wrote:
Jan Dubiec napisal(a):
IMO dla każdego człowieka istnieje pewna granica, od której opis w HDL jest
bardziej czytelny niż schemat układu. Jak dla mnie, schemat zwykłego układu
kombinacyjnego implementującego np. 10 nietrywialnych funkcji 10 zmiennych
jest mniej czytelny od opisu w (V)HDL-u.
Moment, znacznei latwiej zrozumiec przeplywy sygnalow na schemacie
blokowym niz w postaci tekstu programu. Jak dla mnie nie ma tu zadnej
dyskusji.
Tak, ale mowa jest o rysowaniu schematu urządzenia z wykorzystaniem biblioteki
elementów emulujących standartowe kości TTL/CMOS.
I mowa jest tez o symetrycznym opisie HDL przy uzyciu makrofunkcji
TTL?
Nie, no bo i po co?
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Tue, 04 Jan 2005 09:19:36 +0100
Jan Dubiec napisal(a):
Tak, ale mowa jest o rysowaniu schematu urządzenia z wykorzystaniem biblioteki
elementów emulujących standartowe kości TTL/CMOS.
I mowa jest tez o symetrycznym opisie HDL przy uzyciu makrofunkcji
TTL?
Nie, no bo i po co?
Nie rozumiem o co Ci chodzi zatem. Znaczy, rozumiem, ze taki sposob
porownania to ustawianie sobie chlopca do bicia.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Tue, 4 Jan 2005 10:04:18 +0000 (UTC)
Marcin E Hamerla wrote on Tue, 04 Jan 2005 09:19:36 +0100:
Jan Dubiec napisal(a):
Tak, ale mowa jest o rysowaniu schematu urządzenia z wykorzystaniem biblioteki
elementów emulujących standartowe kości TTL/CMOS.
I mowa jest tez o symetrycznym opisie HDL przy uzyciu makrofunkcji
TTL?
Nie, no bo i po co?
Nie rozumiem o co Ci chodzi zatem. Znaczy, rozumiem, ze taki sposob
porownania to ustawianie sobie chlopca do bicia.
Nic z tych rzeczy. Dotykamy tutaj problemu projektowanie/synteza behawioralna
czy RT/gate level. Stosując graficzny opis projektu jesteś skazany na RTL/gate
level: składasz projekt z funktorów, przerzutników i/lub bardziej złożonych
elementów (multipleksery, sumatory itp). Stosując opis tekstowy masz wybór:
możesz stosować podejście behawioralne (zwięzły i przejrzysty opis tekstowy,
oddający funkcjonalność projektu bez wniakania w szczegóły) lub RT/gate level
(opis rozwlekły, w zasadzie taki schemat zapisany w formie tekstowej). Jak
dotąd wystarcza mi podejście behawioralne. Oczywiście nic nie jest za darmo,
i na podstawie opisu behawioralnego syntezer wygeneruje gorszy "kod", tzn.
taki który wymaga więcej zasobów w PLD. Jest to sytuacja analogiczna do
problemu assembler czy jezyk wysokiego poziomu w przypadku programowania uC.
Regards,
/J.D.
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Tue, 4 Jan 2005 13:06:46 +0100
Jan Dubiec wrote:
Nic z tych rzeczy. Dotykamy tutaj problemu projektowanie/synteza
behawioralna
czy RT/gate level. Stosując graficzny opis projektu jesteś skazany na
RTL/gate
level: składasz projekt z funktorów, przerzutników i/lub bardziej
złożonych
elementów (multipleksery, sumatory itp).
No ale w przypadku wielu problemow mozna wyroznic mniejsze podproblemy,
a w nich jeszcze mniejsze itd. Wowczas podejscie diagramatyczne moze byc
bardzo owocne i czytelne -- przeciez nikt nie wprowadza ograniczenia
"blok = bramka albo uklad MSI". Bloki z kolei mozna skladac z jeszcze
mniejszych
blokow, albo w przypadku napotkania problemu podac jego opis funkcjonalny
lub strukuralny. Ja tego rodzaju narzedziom wroze sukces, zarowno w
przypadku
tworzenia hardware, jak i software (no, tu juz jest UML...). :-)
Pozdrawiam
Piotr Wyderski
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 05 Jan 2005 01:14:46 +0100
On Tue, 4 Jan 2005 13:06:46 +0100, "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> wrote:
Jan Dubiec wrote:
Nic z tych rzeczy. Dotykamy tutaj problemu projektowanie/synteza
behawioralna
czy RT/gate level. Stosując graficzny opis projektu jesteś skazany na
RTL/gate
level: składasz projekt z funktorów, przerzutników i/lub bardziej
złożonych
elementów (multipleksery, sumatory itp).
No ale w przypadku wielu problemow mozna wyroznic mniejsze podproblemy,
a w nich jeszcze mniejsze itd. Wowczas podejscie diagramatyczne moze byc
bardzo owocne i czytelne -- przeciez nikt nie wprowadza ograniczenia
"blok = bramka albo uklad MSI". Bloki z kolei mozna skladac z jeszcze
mniejszych
blokow, albo w przypadku napotkania problemu podac jego opis funkcjonalny
lub strukuralny.
No można, ale czy taka wielopoziomowa dekompozycja pozwoli szybciej osiągnąć
założony cel? IMO, póki co, nie. A stosowanie opisu behawioralnego pozwala
ograniczyć do minimum grzebanie się w szczegółach implementacji, a więc
szybsze efektu końcowego.
Ja tego rodzaju narzedziom wroze sukces, zarowno w przypadku
tworzenia hardware, jak i software (no, tu juz jest UML...). :-)
No właśnie, gdy takowe powstaną. :-) Ja przynajmniej o takich narzędziach
jeszcze nie słyszałem. Chociaż początki już są - diagramy stanów można
już sobie malować - vide StateCAD w Webpacku.
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Wed, 5 Jan 2005 19:47:39 +0100
Jan Dubiec wrote:
No można, ale czy taka wielopoziomowa dekompozycja pozwoli
szybciej osiągnąć założony cel? IMO, póki co, nie.
Tego nie wiem, ale nie tylko szybkosc sie liczy. Reprezentacja
graficzna powinna byc znacznie czytelniejsza od tekstowej, co
powinno korzystnie wplynac na poprawnosc projektu. Skoro
wlasciwie jedyna dostepna dzis na szersza skale metoda weryfikacji
projektu jest jego symulacja, to skad wiadomo, ze napisales
wlasnie to, co powinienes byl napisac? W pelni formalne, automatyczne
dowodzenie poprawnosci specyfikacji sie intensywnie rozwija, ale
sa dwa zasadnicze problemy:
a) mozliwosci sa jeszcze zbyt male w porownaniu do zapotrzebowania.
b) przecietny uzytkownik takiego systemu nie bedzie potrafil sformulowac
pytania, ktore chce zadac. O ile w HDL pisac moze zasadniczo kazdy,
to do weryfikacji napisanych specyfikacji potrzeba sporych umiejetnosci....
-(
Pocieszajace chociaz, ze z weryfikacja oprogramowania jest jeszcze
gorzej -- rekurencyjny hardware nie jest realizowalne technologicznie. :-)
Dlatego wlasnie bronie diagramow -- jesli nie ma rozwiazania doskonalego,
to trzeba sie ratowac tym, co jest pod reka.
A stosowanie opisu behawioralnego pozwala ograniczyć do minimum
grzebanie się w szczegółach implementacji, a więc szybsze efektu
końcowego.
Niestety opis behawioralny (funkcjonalny) przestaje byc czytelny,
gdy realizowana funkcja zalezy od wielu czynnikow, globalnego
stanu itd. Dla malych systemow o prostej podstrukturze jest
bardzo dobry, ale gdy wszystko zaczyna zalezec od wszystkiego,
zaczyna sie horror...
Chociaż początki już są - diagramy stanów można
już sobie malować - vide StateCAD w Webpacku.
Tak, ale diagram przejscia stanow to jest tylko niewielki fragment
specyfikacji systemu. Mnie by sie znacznie bardziej przydala
mozliwosc zadawania pytan o sciezki na tym diagramie (np.
czy istnieje taki ciag przejsc stanow, ktory prowadzi np. do wybuchu
nadzorowanego kotla parowego).
Pozdrawiam
Piotr Wyderski
From: J.F. <jfox_xnospamx_at_nospam_poczta.onet.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Wed, 05 Jan 2005 20:21:27 +0100
On Wed, 5 Jan 2005 19:47:39 +0100, Piotr Wyderski wrote:
Jan Dubiec wrote:
No można, ale czy taka wielopoziomowa dekompozycja pozwoli
szybciej osiągnąć założony cel? IMO, póki co, nie.
Tego nie wiem, ale nie tylko szybkosc sie liczy. Reprezentacja
graficzna powinna byc znacznie czytelniejsza od tekstowej, co
powinno korzystnie wplynac na poprawnosc projektu.
Czasem jest, a czasem nie jest.
A juz zupelnie nie widze sensu rysowania zlozonej funkcji
kombinacyjnej za pomoca bramek, i to w dodatku koniecznie zestawu
kiedys zrobionego w TTL ..
J.
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Wed, 5 Jan 2005 21:32:25 +0100
J.F. wrote:
Czasem jest, a czasem nie jest.
Zgadza sie, dlatego zaproponowalem podejscie hybrydowe:
Bloki z kolei mozna skladac z jeszcze mniejszych blokow,
albo w przypadku napotkania problemu podac jego opis
funkcjonalny lub strukuralny.
Pozdrawiam
Piotr Wyderski
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Fri, 07 Jan 2005 17:09:11 +0100
J.F. napisal(a):
A juz zupelnie nie widze sensu rysowania zlozonej funkcji
kombinacyjnej za pomoca bramek, i to w dodatku koniecznie zestawu
kiedys zrobionego w TTL ..
I dlatego w schematorach sa biblioteki elementow typu dekodery,
sumatory, itd.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Tue, 04 Jan 2005 13:15:27 +0100
Jan Dubiec napisal(a):
Nie rozumiem o co Ci chodzi zatem. Znaczy, rozumiem, ze taki sposob
porownania to ustawianie sobie chlopca do bicia.
Nic z tych rzeczy. Dotykamy tutaj problemu projektowanie/synteza behawioralna
czy RT/gate level.
Ja nie jestem mocny z teorii i nie rozumiem roznicy. I w jednym i w
drugim podejsciu tworzysz rownania korzystajac z negatorow / ANDow /
ORow / XORow / itd. Czy wezmiesz ANDa z biblioteki czy wstawisz &
wyjdzie na to samo. Rysujac schemat robisz strukture hierarchiczna
taka jak w HDL.
Spotkalem sie z opiniami, ze najlepsza metoda projektowania PLD jest
robienie blokow niskiego poziomu w HDL, a top_level jako schemat.
Wtedy masz samodokumnetujacy sie projekt. Ale u mnie robimy wszystko w
HDL - wieksza wygoda.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: Jan Dubiec <jdx_at_nospam_SPAMTRAP.slackware.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: 05 Jan 2005 00:53:57 +0100
On Tue, 04 Jan 2005 13:15:27 +0100, Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX> wrote:
Jan Dubiec napisal(a):
Nie rozumiem o co Ci chodzi zatem. Znaczy, rozumiem, ze taki sposob
porownania to ustawianie sobie chlopca do bicia.
Nic z tych rzeczy. Dotykamy tutaj problemu projektowanie/synteza behawioralna
czy RT/gate level.
Ja nie jestem mocny z teorii i nie rozumiem roznicy. I w jednym i w
drugim podejsciu tworzysz rownania korzystajac z negatorow / ANDow /
ORow / XORow / itd. Czy wezmiesz ANDa z biblioteki czy wstawisz &
wyjdzie na to samo. Rysujac schemat robisz strukture hierarchiczna
taka jak w HDL.
Chodzi o to że stosując opis tekstowy w HDL możesz używać podejścia
behawioralnego, czego nie możesz zrobić przy rysując schemat. Poniżej
masz przykład 11 bitowego rejestru przesuwającego w VHDL-u. Nie musisz
męczyć się malowaniem 11 przerzutników w schematorze albo opisem tekstowym
przy podejściu "gate level synthesis" ponieważ syntezer wygeneruje za
Ciebie 11 odpowiednio połączonych przerzutników. W sam raz shiftery są
w bibliotekach schematorów chyba wszystkich narzędzi do projektowania PLD,
ale można sobie przecież wyobrazić jakiś mniej standartowy element. Ponadto
poniższy opis jest niezależny od narzędzia/docelowego układu.
entity shift_reg is
port( I: in std_logic;
clock: in std_logic;
shift: in std_logic;
Q: out std_logic
);
end shift_reg;
architecture shift_reg_arch of shift_reg is
-- initialize the declared signal
signal S: std_logic_vector(10 downto 0):="11111111111";
begin
process(I, clock, shift, S)
begin
-- everything happens upon the clock changing
if clock'event and clock='1' then
if shift = '1' then
S <= I & S(10 downto 1);
end if;
end if;
end process;
-- concurrent assignment
Q <= S(0);
end shift_reg_arch;
Spotkalem sie z opiniami, ze najlepsza metoda projektowania PLD jest
robienie blokow niskiego poziomu w HDL, a top_level jako schemat.
Wtedy masz samodokumnetujacy sie projekt.
To ma swoje zalety, ale szczerze mówiąc nie jestem w pełni przekonany czy
jako top level lepszy jest schemat czy plik tekstowy. Mam jeszcze za mało
doświadczenia.
Ale u mnie robimy wszystko w HDL - wieksza wygoda.
No i macie przynajmniej spójne źródła. Tzn. wszystko zapisane w ten sam
sposób w plikach tego samego typu. I to jest IMO duży plus. Problem w
tym że stworzenie pliku "top level" jest IMO bardzie upierdliwe niż
namalowanie kilku(nastu/dziesięciu) odpowiednio połączonych prostokątów.
Prznajmniej w VHDL-u.
Regards,
/J.D.
--
Jan Dubiec We're all living in Amerika
jdx#slackware.pl Coca Cola
+48 506 790442 Sometimes war
Amerika by Rammstein
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Fri, 07 Jan 2005 17:37:26 +0100
Jan Dubiec napisal(a):
Spotkalem sie z opiniami, ze najlepsza metoda projektowania PLD jest
robienie blokow niskiego poziomu w HDL, a top_level jako schemat.
Wtedy masz samodokumnetujacy sie projekt.
To ma swoje zalety, ale szczerze mówiąc nie jestem w pełni przekonany czy
jako top level lepszy jest schemat czy plik tekstowy. Mam jeszcze za mało
doświadczenia.
Wydaje mi sie, ze to moze miec znaczenie w duzych firmach, gdzie
wiecej niz jedna osoba musi sie zajmowac danym projektem. W malej
firmie to nie musi byc az tak istotne. Ja sie staram wszystko w mojej
firmie, malej przeciez, dobrze dokumentowac (elektronicznie), ale ten
top level w postac sch nie uznaje za wazna sprawe. Wazniejsza dla mnie
jest latwosc modyfikowania plikow tekstowych.
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sun, 2 Jan 2005 02:55:05 +0100
Greg wrote:
do implementacji polecam Cyclone - powiien poradzic sobie EP1C3CT144 lub
wiekszy, mozna je meic juz od jakis 16 EUR/szt (EBV)
Dostepny tylko w "Jawi"?
do USb2.0 mozesz uzyc CY7C68013
Wyglada BARDZO zachecajaco i rozwiazuje kilka malych
problemow o ktorych nie wspomnialem. :-) Dzieki!
Pozdrawiam
Piotr Wyderski
From: RusH <logistyka1_at_nospam_pf.pl>
Subject: Re: Procesor wejscia-wyjscia w FPGA
Date: Sun, 2 Jan 2005 14:52:47 +0000 (UTC)
"Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> wrote :
Greg wrote:
do USb2.0 mozesz uzyc CY7C68013
Wyglada BARDZO zachecajaco i rozwiazuje kilka malych
problemow o ktorych nie wspomnialem.
i jest calkiem popularny komercyjne = Pinnacle PCTV Deluxe = powinien
byc tani
Pozdrawiam.
--
RusH //
http://randki.o2.pl/profil.php?id_r=352019
Like ninjas, true hackers are shrouded in secrecy and mystery.
You may never know -- UNTIL IT'S TOO LATE.