Ręczne dostrajanie layoutu w timing closure floorplan Quartusa ? jak to działa?
Timing closure floorplan
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Timing closure floorplan
Date: Mon, 28 Mar 2005 15:53:00 +0200
do czego wlasciwie sluzy ten fragment Quartusa?
Mozna sobie w nim poogladac uklad komorek w
FPGA i poznajdowac sciezki z worst case tdp, ale
wczoraj przez przypadek udalo mi sie poprzesuwac
w nim bloki i pozniej fitter mial straszne problemy. :->
Czyzby istniala mozliwosc recznego dostrajania layoutu?!
Pozdrawiam
Piotr Wyderski
From: "JA" <j_andrWYTNIJTO_at_nospam_freenet.de>
Subject: Re: Timing closure floorplan
Date: 29 Mar 2005 13:44:44 +0200
"Piotr Wyderski":
do czego wlasciwie sluzy ten fragment Quartusa?
w zasadzie do wizualizacji i ew. analizy gdzie jest
problem z timing'iem;
[...]
Czyzby istniala mozliwosc recznego dostrajania layoutu?!
teoretycznie jedynie, bo przy projekcie > 1K bramek
niczego rozsadnego juz sie recznie nie da zrobic
w rozsadnym czasie,
a przy malej logice sam kompilator pouklada jak trzeba
wystarczajaco dobrze;
jedyne co moze czlowiek zrobic, by nieco poprawic
routing, to pogrupowac bloki logiki w 'Logic Lock Reg.',
jednym ze sposobow na to jest 'narysowanie' tych
Regions w Floorplan;
przy naprawde duzych projektach, gdy czas kompilacji
to kilka godzin, czasem przydatne moze byc narzedzie
'Chip Editor', mozna nim edytowac funkcje komorek,
gdy sie okaze, ze gdzies zapomniano negacji, albo
zmienac parametry PLL, co zajmuje kilka minut zamiast
kilkugodzinnej rekompilacji;
Piotr Wyderski
JA
--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl