VHDL lub Verilog schemat
Masz problem? Zapytaj na forum elektroda.pl
From: "Marcin" <mafrki1_at_nospam_poczta.onet.pl>
Subject: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 07:28:08 +0200
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub Verilog
Z góry dzięki za pomoc
From: "Dziadek" <a_at_nospam_b.c>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 08:01:46 +0200
"Marcin" <mafrki1_at_nospam_poczta.onet.pl> wrote in message
news:d7opvl$fcf$1_at_nospam_news.onet.pl...
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub Verilog
Z góry dzięki za pomoc
Do syntezy czy do symulacji?
Dz.
From: "Marcin" <mafrki1_at_nospam_poczta.onet.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 08:57:53 +0200
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub Verilog
Z góry dzięki za pomoc
Do syntezy czy do symulacji?
Do symulacji w programie Active HDL 6.2
From: "Tomek" <ww_at_nospam_ww.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 09:06:17 +0200
Użytkownik "Marcin" <mafrki1_at_nospam_poczta.onet.pl> napisał w wiadomości
news:d7ov7v$q3n$1_at_nospam_news.onet.pl...
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub
Verilog
Z góry dzięki za pomoc
Do syntezy czy do symulacji?
Do symulacji w programie Active HDL 6.2
Taki rejestr przesuwny to w 15 minut mozna napisac
Pozdr.
Tomek
From: "Marcin" <mafrki1_at_nospam_poczta.onet.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 09:11:24 +0200
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub
Verilog
Z góry dzięki za pomoc
Do syntezy czy do symulacji?
Do symulacji w programie Active HDL 6.2
Taki rejestr przesuwny to w 15 minut mozna napisac
To poproszę napisać :( z góry dziękuje bo męczę się i nie wychodzi :(
From: "Tomek" <ww_at_nospam_ww.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 09:16:53 +0200
Użytkownik "Marcin" <mafrki1_at_nospam_poczta.onet.pl> napisał w wiadomości
news:d7p01a$s12$1_at_nospam_news.onet.pl...
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub
Verilog
Z góry dzięki za pomoc
Do syntezy czy do symulacji?
Do symulacji w programie Active HDL 6.2
Taki rejestr przesuwny to w 15 minut mozna napisac
To poproszę napisać :( z góry dziękuje bo męczę się i nie wychodzi :(
Moze wieczorem jak bede w domu bo w pracy nie mam za bardzo czasu :)
From: "Marcin" <mafrki1_at_nospam_poczta.onet.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 09:27:59 +0200
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub
Verilog
Z góry dzięki za pomoc
Do syntezy czy do symulacji?
Do symulacji w programie Active HDL 6.2
Taki rejestr przesuwny to w 15 minut mozna napisac
To poproszę napisać :( z góry dziękuje bo męczę się i nie wychodzi :(
Moze wieczorem jak bede w domu bo w pracy nie mam za bardzo czasu :)
A ja potrzbuje ten układ do wieczora tak abym jeszcze zrobił symulacje i
opisy :(
From: "Goju" <emdz_at_nospam_poczta.onet.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 12:13:17 +0200
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub Verilog
Miałem dziś powtórzyć pisanie w VHDL, tak na zbliżającą się rozmowę o
pracę - wiec napisałem.
Symulowałem i dziła, choć nie podoba mi się sygnał dane, bez niego nie chce
kompilować.
Goju
----------------------plik z rejestrem------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
entity rejestr is
port(
Q : OUT std_logic_vector(7 downto 0);
A : IN std_logic;
B : IN std_logic;
CLOCK : IN std_logic;
CLEAR : IN std_logic
);
end rejestr;
architecture rejestr_a of rejestr is
signal wejscie : std_logic;
signal dane : std_logic_vector(7 downto 0);
begin
zapis: process(CLEAR,CLOCK,wejscie)
begin
if CLEAR='0' then
dane<="00000000";
elsif CLOCK'event and CLOCK='1'then
dane<=dane(6 downto 0)& wejscie;
end if;
end process;
wejscie<=A AND B;
Q<=dane;
end architecture;
----------------------plik z testbenchem------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
entity tb_rejestr is
end tb_rejestr;
architecture tb_rejestr_a of tb_rejestr is
component rejestr is
port(
Q : OUT std_logic_vector(7 downto 0);
A : IN std_logic;
B : IN std_logic;
CLOCK : IN std_logic;
CLEAR : IN std_logic
);
end component;
signal s_OUT : std_logic_vector(7 downto 0);
signal s_CLOCK,s_CLEAR,s_A,S_B : std_logic;
constant period : time:=50ns; -- bo f=20Mhz
begin
metkowanie : rejestr
port map(
s_OUT,
s_A,
S_B,
s_CLOCK,
s_CLEAR
);
-- proces zegara - chodzi caly czas
clock: process
begin
s_CLOCK<='1';
wait for period/2;
s_CLOCK<='0';
wait for period/2;
end process;
scenariusz: process
begin
s_CLEAR<='0';
s_A<='1';
S_B<='0';
wait for 1/3*period;
wait for 2*period;
s_CLEAR<='1';
wait for period;
S_B<='1';
wait for 2*period;
S_B<='0';
wait for period;
S_B<='1';
wait for 2*period;
S_B<='0';
wait for period;
S_B<='1';
wait for 4*period;
S_B<='0';
wait for 3*period;
S_B<='1';
wait for 10*period;
assert false severity failure;
end process scenariusz;
end tb_rejestr_a ;
---------------------------------koniec
From: "Marcin" <mafrki1_at_nospam_poczta.onet.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 3 Jun 2005 12:46:53 +0200
Poszukuje schematu strukturalnego układu 74164 w języku VHDL lub Verilog
Miałem dziś powtórzyć pisanie w VHDL, tak na zbliżającą się rozmowę o
pracę - wiec napisałem.
Symulowałem i dziła, choć nie podoba mi się sygnał dane, bez niego nie
chce
kompilować.
Dzięki ale moim zdaniem jest to model funkcjonalny a wiec oparty na
zależnościach stanów wyjść układu od stanu wejść a ja poszukuje
strukturalnego opartego o logiczną strukturę.
From: j_andr_at_nospam_freenet.de
Subject: Re: VHDL lub Verilog schemat
Date: 3 Jun 2005 12:48:36 +0200
"Marcin" wrote:
Poszukuje schematu strukturalnego układu 74164
w języku VHDL lub Verilog
Z góry dzięki za pomoc
tak w ogole to sadze, ze zdrowiej jest zadania domowe
odrabiac samodzielnie, ale skoro na wiedczor ...
module reg74164 (clk, clr, A, B,
Qa, Qb, Qc,Qd, Qe, Qf, Qg, Qh);
input clk, clr, A, B;
output Qa, Qb, Qc,Qd, Qe, Qf, Qg, Qh;
reg [7:0] int_reg;
always _at_nospam_(posedge clk or negedge clr)
begin
if (!clr) int_reg <= 0;
else
begin
int_reg <= {int_reg[6:0],(A&&B)};
end
end
assign Qa = int_reg[0];
assign Qb = int_reg[1];
assign Qc = int_reg[2];
assign Qd = int_reg[3];
assign Qe = int_reg[4];
assign Qf = int_reg[5];
assign Qg = int_reg[6];
assign Qh = int_reg[7];
endmodule
JA
--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl
From: J.F. <jfox_xnospamx_at_nospam_poczta.onet.pl>
Subject: Re: VHDL lub Verilog schemat
Date: Fri, 03 Jun 2005 14:13:40 +0200
On 3 Jun 2005 12:48:36 +0200, j_andr_at_nospam_freenet.de wrote:
module reg74164 (clk, clr, A, B,
Qa, Qb, Qc,Qd, Qe, Qf, Qg, Qh);
input clk, clr, A, B;
output Qa, Qb, Qc,Qd, Qe, Qf, Qg, Qh;
reg [7:0] int_reg;
always _at_nospam_(posedge clk or negedge clr)
begin
if (!clr) int_reg <= 0;
else
begin
int_reg <= {int_reg[6:0],(A&&B)};
end
end
Ciekawe jak to "kompilator" zrozumie .. domysli sie ze
clr ma byc asynchroniczny ? :-)
J.
From: "JA" <j_andrWYTNIJTO_at_nospam_freenet.de>
Subject: Re: VHDL lub Verilog schemat
Date: 3 Jun 2005 14:27:29 +0200
"J.F." :
Ciekawe jak to "kompilator" zrozumie .. domysli sie ze
clr ma byc asynchroniczny ? :-)
a czemu ma sie domyslac ?
to jest standard w verilogu;
no i skompilowalem sobie ten kawalek,
domyslil sie :)
J.
JA
--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl