Jakie s± zalety wariantów poł±czeń ADC i SDRAM w projektach FPGA Cyclone?
PCB cd. -- warianty
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: PCB cd. -- warianty
Date: Mon, 18 Jul 2005 13:57:19 +0200
Witam,
Pod poniższymi adresami znajdują się warianty przyłączenia
ADC i SDRAMu do FPGA. Ograniczenia ogĂłlne:
a) ADC (ten chip maksymalnie po lewo na warstwie top) musi
się znajdować blisko PLL, bo sygnał DATA_READY jest
wykorzystywany jako zegar dla Cyclone -- ma wypełnienie 50%
i pochodzi z bardzo stabilnego źródła, więc IMHO to dobre
rozwiÄ…zanie.
b) nad ADC będzie się znajdował oscylator o bardzo małym
szumie fazowym i z wyjściem różnicowym.
Wariant pierwszy:
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w1_top.pdf
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w1_bottom.pdf
RAM znajduje się na górze. Nie jest podłączony lewa strona
z sygnałami sterującymi (adresy, CLK itd.), bo są dwie
możliwości: przesunąć kości RAM w prawo, a sygnały puścić
po lewo na warstwie top, albo przesunąć RAM w lewo, a
sygnały puścić po prawo na warstwie bottom i następnie
przejść przelotkami na top i podłączyć ścieżki do FPGA.
Zaletą pierwszego rozwiązania jest to, że żaden sygnał sterujący
nie będzie szedł przez przelotkę, ale za to zbiór sygnałów sterujących
zostanie podzielony na pół i rozseparowany o szerokość kości, co
się może nie spodobać Quartusowi. Drugie rozwiązanie ma dokładnie
odwrotne własności: sygnały idą przez przelotki, ale za to w FPGA
rezydują blisko siebie. Które w tym wariancie wybrać?
Wariant drugi:
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w2_top.pdf
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w2_bottom.pdf
RAM jest z boku, ale tu z kolei sÄ… "rozstrzelone" linie danych.
ProszÄ™ o komentarze do powyĹĽszych projektĂłw i wskazanie,
który z nich powinieniem dalej rozwijać (gdy będę miał podłączony
RAM, to reszta projektu będzie znacznie prostsza ze względu
na znacznie mniej krytyczne wymagania długości ścieżek.
A, i jeszcze jedno: czy 32-bitowy NIOS wykorzystuje linie masek
bajtĂłw (LDQM i UDQM) w SDRAMach? Bo nie wiem, czy mam
je podłączać do FPGA, czy po prostu ustawić na sztywno na PCB
i korzystać z 32-bitowych dostępów.
Pozdrawiam
Piotr Wyderski
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: PCB cd. -- warianty
Date: Mon, 18 Jul 2005 23:00:43 +0200
Piotr Wyderski wrote:
Tu jest trzeci wariant, chyba najlepszy:
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_top.pdf
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_bottom.pdf
Pozdrawiam
Piotr Wyderski
From: "Greg\(G.Kasprowicz\)" <gkasprow_at_nospam_gmail.com>
Subject: Re: PCB cd. -- warianty
Date: Tue, 19 Jul 2005 18:24:37 +0200
b) nad ADC będzie się znajdował oscylator o bardzo małym
szumie fazowym i z wyj¶ciem różnicowym.
czyli bedziesz uzywal wejscie LVDS?
uwazaj z nim, bo jak chcesz LVDS uzyc, to caly bank Cyclone musi pracowac na
2.5V, i dookola LVDS musza byc po 2 piny neipodlaczone, jesli chcesz uzywac
te obok jako LVTTL
Zalet± pierwszego rozwi±zania jest to, że żaden sygnał steruj±cy
nie będzie szedł przez przelotkę, ale za to zbiór sygnałów steruj±cych
zostanie podzielony na pół i rozseparowany o szeroko¶ć ko¶ci, co
się może nie spodobać Quartusowi. Drugie rozwi±zanie ma dokładnie
odwrotne własno¶ci: sygnały id± przez przelotki, ale za to w FPGA
rezyduj± blisko siebie. Które w tym wariancie wybrać?
nie moge otworzyc tych pdf, ale nei przesadzaj z tymi przelotkami..ja
spokojnie pol kosci SDRAM routuje po 1 stronie ,a druga polowe po drugiej, i
smigana 100MHz, mimo ze sciezki sie roznia o te 1.5cm..
A, i jeszcze jedno: czy 32-bitowy NIOS wykorzystuje linie masek
bajtów (LDQM i UDQM) w SDRAMach? Bo nie wiem, czy mam
je podł±czać do FPGA, czy po prostu ustawić na sztywno na PCB
i korzystać z 32-bitowych dostępów.
sprobuj skompilowac niosa i zoabczyc, czy te linei sa dostepne na
wyprowadzenaich FPGA..
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: PCB cd. -- warianty
Date: Tue, 19 Jul 2005 18:37:43 +0200
Greg(G.Kasprowicz) wrote:
b) nad ADC będzie się znajdował oscylator o bardzo małym
szumie fazowym i z wyj¶ciem różnicowym.
czyli bedziesz uzywal wejscie LVDS?
Nie, sygnał różnicowy z oscylatora zostanie doprowadzony do
ADC. Przetwornik ma wyj¶cie DATA_READY, które po prostu jest
wersj± single-ended wej¶ciowego zegara. Wła¶nie tego sygnału
chcę użyć jako zegara dla Cyclone. FPGA chodzi wył±cznie na
3,3V IO.
nie moge otworzyc tych pdf
A co z nimi nie tak? Poza tym do ostatniego wariantu (który
uważam za ostateczny modulo poprawki) jest też wersja w
postscripcie:
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_top.ps
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_bottom.ps
ale nei przesadzaj z tymi przelotkami..ja
spokojnie pol kosci SDRAM routuje po 1 stronie
Widziałem, puszczaj±c sygnał między nogami TSOPa. Ja się tak nie bawię...
;-)
sprobuj skompilowac niosa i zoabczyc, czy te linei sa dostepne na
wyprowadzenaich FPGA..
Podł±czyłem je na wszelki wypadek, może kiedy¶ przyda
mi się szybki zapis pojedynczych bajtów.
Pozdrawiam
Piotr Wyderski