PCB cd. -- warianty



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Nast阷ny
Wiadomo舵
Spis tre禼i
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: PCB cd. -- warianty
Date: Mon, 18 Jul 2005 13:57:19 +0200


Witam,

Pod poni偶szymi adresami znajduj膮 si臋 warianty przy艂膮czenia
ADC i SDRAMu do FPGA. Ograniczenia og贸lne:

a) ADC (ten chip maksymalnie po lewo na warstwie top) musi
si臋 znajdowa膰 blisko PLL, bo sygna艂 DATA_READY jest
wykorzystywany jako zegar dla Cyclone -- ma wype艂nienie 50%
i pochodzi z bardzo stabilnego 藕r贸d艂a, wi臋c IMHO to dobre
rozwi膮zanie.

b) nad ADC b臋dzie si臋 znajdowa艂 oscylator o bardzo ma艂ym
szumie fazowym i z wyj艣ciem r贸偶nicowym.

Wariant pierwszy:

http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w1_top.pdf
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w1_bottom.pdf

RAM znajduje si臋 na g贸rze. Nie jest pod艂膮czony lewa strona
z sygna艂ami steruj膮cymi (adresy, CLK itd.), bo s膮 dwie
mo偶liwo艣ci: przesun膮膰 ko艣ci RAM w prawo, a sygna艂y pu艣ci膰
po lewo na warstwie top, albo przesun膮膰 RAM w lewo, a
sygna艂y pu艣ci膰 po prawo na warstwie bottom i nast臋pnie
przej艣膰 przelotkami na top i pod艂膮czy膰 艣cie偶ki do FPGA.

Zalet膮 pierwszego rozwi膮zania jest to, 偶e 偶aden sygna艂 steruj膮cy
nie b臋dzie szed艂 przez przelotk臋, ale za to zbi贸r sygna艂贸w steruj膮cych
zostanie podzielony na p贸艂 i rozseparowany o szeroko艣膰 ko艣ci, co
si臋 mo偶e nie spodoba膰 Quartusowi. Drugie rozwi膮zanie ma dok艂adnie
odwrotne w艂asno艣ci: sygna艂y id膮 przez przelotki, ale za to w FPGA
rezyduj膮 blisko siebie. Kt贸re w tym wariancie wybra膰?

Wariant drugi:

http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w2_top.pdf
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_w2_bottom.pdf

RAM jest z boku, ale tu z kolei s膮 "rozstrzelone" linie danych.

Prosz臋 o komentarze do powy偶szych projekt贸w i wskazanie,
kt贸ry z nich powinieniem dalej rozwija膰 (gdy b臋d臋 mia艂 pod艂膮czony
RAM, to reszta projektu b臋dzie znacznie prostsza ze wzgl臋du
na znacznie mniej krytyczne wymagania d艂ugo艣ci 艣cie偶ek.

A, i jeszcze jedno: czy 32-bitowy NIOS wykorzystuje linie masek
bajt贸w (LDQM i UDQM) w SDRAMach? Bo nie wiem, czy mam
je pod艂膮cza膰 do FPGA, czy po prostu ustawi膰 na sztywno na PCB
i korzysta膰 z 32-bitowych dost臋p贸w.

Pozdrawiam
Piotr Wyderski


Poprzedni Nast阷ny
Wiadomo舵
Spis tre禼i
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: PCB cd. -- warianty
Date: Mon, 18 Jul 2005 23:00:43 +0200


Piotr Wyderski wrote:

Tu jest trzeci wariant, chyba najlepszy:

http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_top.pdf
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_bottom.pdf

Pozdrawiam
Piotr Wyderski


Poprzedni Nast阷ny
Wiadomo舵
Spis tre禼i
From: "Greg\(G.Kasprowicz\)" <gkasprow_at_nospam_gmail.com>
Subject: Re: PCB cd. -- warianty
Date: Tue, 19 Jul 2005 18:24:37 +0200


b) nad ADC b阣zie si znajdowa oscylator o bardzo ma硑m
szumie fazowym i z wyj禼iem r罂nicowym.
czyli bedziesz uzywal wejscie LVDS?
uwazaj z nim, bo jak chcesz LVDS uzyc, to caly bank Cyclone musi pracowac na
2.5V, i dookola LVDS musza byc po 2 piny neipodlaczone, jesli chcesz uzywac
te obok jako LVTTL

Zalet pierwszego rozwi眤ania jest to, 縠 縜den sygna steruj眂y
nie b阣zie szed przez przelotk, ale za to zbi髍 sygna丑w steruj眂ych
zostanie podzielony na p蟪 i rozseparowany o szeroko舵 ko禼i, co
si mo縠 nie spodoba Quartusowi. Drugie rozwi眤anie ma dok砤dnie
odwrotne w砤sno禼i: sygna硑 id przez przelotki, ale za to w FPGA
rezyduj blisko siebie. Kt髍e w tym wariancie wybra?

nie moge otworzyc tych pdf, ale nei przesadzaj z tymi przelotkami..ja
spokojnie pol kosci SDRAM routuje po 1 stronie ,a druga polowe po drugiej, i
smigana 100MHz, mimo ze sciezki sie roznia o te 1.5cm..

A, i jeszcze jedno: czy 32-bitowy NIOS wykorzystuje linie masek
bajt體 (LDQM i UDQM) w SDRAMach? Bo nie wiem, czy mam
je pod潮cza do FPGA, czy po prostu ustawi na sztywno na PCB
i korzysta z 32-bitowych dost阷體.
sprobuj skompilowac niosa i zoabczyc, czy te linei sa dostepne na
wyprowadzenaich FPGA..



Poprzedni Nast阷ny
Wiadomo舵
Spis tre禼i
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: PCB cd. -- warianty
Date: Tue, 19 Jul 2005 18:37:43 +0200


Greg(G.Kasprowicz) wrote:

b) nad ADC b阣zie si znajdowa oscylator o bardzo ma硑m
szumie fazowym i z wyj禼iem r罂nicowym.
czyli bedziesz uzywal wejscie LVDS?

Nie, sygna r罂nicowy z oscylatora zostanie doprowadzony do
ADC. Przetwornik ma wyj禼ie DATA_READY, kt髍e po prostu jest
wersj single-ended wej禼iowego zegara. W砤秐ie tego sygna硊
chc u縴 jako zegara dla Cyclone. FPGA chodzi wy潮cznie na
3,3V IO.

nie moge otworzyc tych pdf

A co z nimi nie tak? Poza tym do ostatniego wariantu (kt髍y
uwa縜m za ostateczny modulo poprawki) jest te wersja w
postscripcie:

http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_top.ps
http://www.ii.uni.wroc.pl/~wyderski/misc/pcb_bottom.ps

ale nei przesadzaj z tymi przelotkami..ja
spokojnie pol kosci SDRAM routuje po 1 stronie

Widzia砮m, puszczaj眂 sygna mi阣zy nogami TSOPa. Ja si tak nie bawi...
;-)

sprobuj skompilowac niosa i zoabczyc, czy te linei sa dostepne na
wyprowadzenaich FPGA..

Pod潮czy砮m je na wszelki wypadek, mo縠 kiedy przyda
mi si szybki zapis pojedynczych bajt體.

Pozdrawiam
Piotr Wyderski