VHDL...



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Następny
Wiadomość
Spis treści
From: "Paweł Cern" <name_at_nospam_surname.pl>
Subject: VHDL...
Date: Thu, 8 Jun 2006 15:50:25 +0200


Witam,

W celach edukacyjnych bawię się pakietem Altium Designer i dziergam prosty
projekcik. Piszę sobię bibliotekę ("package") z procedurami i funkcjami.
Chciałbym aby grupy funkcji wołać w określonym kontekście. W językach
programowania (np. C) można to zrobić przekazując jako parametr zmienną lub
strukturę zawierającą stosowne informacje. Przekazanie zmiennej do funkcji w
VHDL-u nie sprawia mi problemu, ale czy istnieje tu byt analogiczny do
struktury C/C++? Chodzi mi o możliwość zgrupowania zmiennych / sygnałów pod
jedną nazwą.

Paweł



Poprzedni Następny
Wiadomość
Spis treści
From: "Pawel Cern" <name_at_nospam_surname.pl>
Subject: Re: VHDL...
Date: Fri, 9 Jun 2006 19:06:57 +0200


Witam,

W celach edukacyjnych bawię się pakietem Altium Designer i dziergam prosty
projekcik. Piszę sobię bibliotekę ("package") z procedurami i funkcjami.
Chciałbym aby grupy funkcji wołać w określonym kontekście. W językach
programowania (np. C) można to zrobić przekazując jako parametr zmienną
lub strukturę zawierającą stosowne informacje. Przekazanie zmiennej do
funkcji w VHDL-u nie sprawia mi problemu, ale czy istnieje tu byt
analogiczny do struktury C/C++? Chodzi mi o możliwość zgrupowania
zmiennych / sygnałów pod jedną nazwą.

Paweł

Już sprawa jest nieaktualna. Problem rozwiązuje słowo kluczowe "record".

Paweł



Poprzedni Następny
Wiadomość
Spis treści
From: Phoenix <phoenix82_at_nospam_wiadomo.po.co.to.jest.wppl>
Subject: Re: VHDL...
Date: Fri, 09 Jun 2006 19:09:59 +0200


Dnia 08-06-2006 o 15:50:25 Paweł Cern <name_at_nospam_surname.pl> napisał:

Witam,

W celach edukacyjnych bawiĂŞ siĂŞ pakietem Altium Designer i dziergam
prosty
projekcik. PiszĂŞ sobiĂŞ bibliotekĂŞ ("package") z procedurami i funkcjami.
ChciaÂłbym aby grupy funkcji woÂłaĂŚ w okreÂślonym kontekÂście. W jĂŞzykach
programowania (np. C) moÂżna to zrobiĂŚ przekazujÂąc jako parametr
zmiennÂą lub
strukturĂŞ zawierajÂącÂą stosowne informacje. Przekazanie zmiennej do
funkcji w
VHDL-u nie sprawia mi problemu, ale czy istnieje tu byt analogiczny do
struktury C/C++? Chodzi mi o mo¿liwoœÌ zgrupowania zmiennych / sygna³ów
pod
jednÂą nazwÂą.

Typy złożone VHDL-a: tablicowy i rekordowy (w twoim przypadku bardziej ten
drugi).