VHDL - pomocy

Jestem mocno początkujący i mam mały problem...
próbuje zamodelowac licznik rewersyjny asynchroniczny,
tzn. mam 2 wejścia pod które mam wpięte 2 przyciski. Jednym przyciskiem chce
inkrementowac liczni a drugim dekrementować.

Nie mam problemu z 1 wejściem...

dodając drugi wyrzuca błąd że operuje na tych samych danych - co oczywiście
jest prawda...

Problem napewno należy do gatunku trywialnych, ale niestety pomimo że google
moim przyjacielem jest nie mogę tego ugryźć...

Pomożecie ?

Jestem mocno początkujący i mam mały problem...
próbuje zamodelowac licznik rewersyjny asynchroniczny,
tzn. mam 2 wejścia pod które mam wpięte 2 przyciski. Jednym
przyciskiem chce inkrementowac liczni a drugim dekrementować.

Nie mam problemu z 1 wejściem...

dodając drugi wyrzuca błąd że operuje na tych samych danych - co
oczywiście jest prawda...

Problem napewno należy do gatunku trywialnych, ale niestety pomimo że
google moim przyjacielem jest nie mogę tego ugryźć...

Pomożecie ?

A możesz podać obecną architekturę?

asynchroniczne do przodu, i asynchroniczny układ liczący różnicę. Będzie
to dobrze działać jeśli liczniki będą chodziły w pełnym zakresie (modulo
2 ^ liczba bitów). Z grubsza powinno to być jakoś tak (dla danych
32-bitowych):

entity updown_async_counter is
port(
clk_up : in std_logic;
clk_dn : in std_logic;
clear : in std_logic;
value : out integer
);
end;

architecture structure of updown_async_counter is

signal positive : integer;
signal negative : integer;

begin
value <= positive - negative;
process(clear)
begin
if(clear='1') then
positive <= 0;
negative <= 0;
end if;
end process;
process(clk_up)
begin
if(clk_up'event and clk_up='1') then
positive <= positive + 1;
end if;
end process;
process(clk_dn)
begin
if(clk_dn'event and clk_dn='1') then
negative <= negative + 1;
end if;
end process;
end;

dzięki serdeczne,
Quazar

Quazar napisał(a):

dzięki serdeczne,
Quazar

-
Mozna zapytac z jakich materialow korzystasz? ze Skahill'a ??

pozd.fly

-
Mozna zapytac z jakich materialow korzystasz? ze Skahill'a ??

-
Mozna zapytac z jakich materialow korzystasz? ze Skahill'a ??

A'propos - co polecacie jako kompendium VHDL ?

Quazar

Może spróbuj zrealizować to jako dwa liczniki

asynchroniczne do przodu, i asynchroniczny układ liczący różnicę. Będzie
to dobrze działać jeśli liczniki będą chodziły w pełnym zakresie (modulo
2 ^ liczba bitów). Z grubsza powinno to być jakoś tak (dla danych
32-bitowych):

entity updown_async_counter is
port(
clk_up : in std_logic;
clk_dn : in std_logic;
clear : in std_logic;
value : out integer
);
end;

architecture structure of updown_async_counter is

signal positive : integer;
signal negative : integer;

begin
value <= positive - negative;
process(clear)
begin
if(clear='1') then
positive <= 0;
negative <= 0;
end if;
end process;
process(clk_up)
begin
if(clk_up'event and clk_up='1') then
positive <= positive + 1;
end if;
end process;
process(clk_dn)
begin
if(clk_dn'event and clk_dn='1') then
negative <= negative + 1;
end if;
end process;
end;

Heh, dziala ;)

Pomyślałem o tym rozwiązaniu ale nie wiedziec dlaczego uznałem że będą błędy
przy przepełnieniach 'positiva' i negativa' ;)
Swoją drogą (początkuje więc pewnie dlatego) myślałem że to jakoś prościej
można... ;)

dzięki serdeczne,

Quazar

Quazar napisał(a):

Może spróbuj zrealizować to jako dwa liczniki
asynchroniczne do przodu, i asynchroniczny układ liczący różnicę.

I tak będą błędy. Taki licznik powinien operować kodem graya.

I tak będą błędy. Taki licznik powinien operować kodem graya.

Dobrze piszesz.
Tylko bedzie problem to zrealizowac :-)

Heh, dziala ;)

Pomyślałem o tym rozwiązaniu ale nie wiedziec dlaczego uznałem że będą błędy
przy przepełnieniach 'positiva' i negativa' ;)
Swoją drogą (początkuje więc pewnie dlatego) myślałem że to jakoś prościej
można... ;)

dzięki serdeczne,

Quazar

Swoją drogą myślałem, że to jakoś prościej można... ;)

nie wiem, czy tak bedzie prosciej, ale moim zdaniem
dowcipniej :)

=================================
module counter
(
cnt_out, // wyjscie licznika
down, // licz w dol
up, // licz w gore
res // reset
);

Trąci licznikiem synchronicznym.

Pomyślałem o tym rozwiązaniu ale nie wiedziec dlaczego uznałem że będą błędy
przy przepełnieniach 'positiva' i negativa' ;)
Swoją drogą (początkuje więc pewnie dlatego) myślałem że to jakoś prościej
można... ;)

On Mon, 16 Jan 2006 00:24:43 +0100, Quazar wrote:

Pomyślałem o tym rozwiązaniu ale nie wiedziec dlaczego uznałem że będą błędy
przy przepełnieniach 'positiva' i negativa' ;)
Swoją drogą (początkuje więc pewnie dlatego) myślałem że to jakoś prościej
można... ;)

Zapisac w VHDL to sie powinno dac prosciej.
Tzn opisac behawioralnie.

A jak to zrealizowac praktycznie .. oj, to wiekszy problem.

Pomysl z dwoma licznikami jest chyba jednym z lepszych

J.