CPLD, Pin to Pin delay
Masz problem? Zapytaj na forum elektroda.pl
From: Maksymilian Dutka <maxdutka_at_nospam_usunpoczta.onet.pl>
Subject: CPLD, Pin to Pin delay
Date: Tue, 25 Apr 2006 11:47:58 +0200
Witam, co w CPLD oznacza: Tp (Pin to Pin delay)?
Pozdrawiam
MD
From: Radek <radkowal_at_nospam_mitsoft.com.pl>
Subject: Re: CPLD, Pin to Pin delay
Date: Tue, 25 Apr 2006 12:26:51 +0200
Maksymilian Dutka napisa³(a):
Witam, co w CPLD oznacza: Tp (Pin to Pin delay)?
Jest to czas reakcji na pojawienie siê zmiany stanu na jednym
z wej¶ciowych pinów i ewentualn± zmian± stanu na jednym z pinów
wyj¶ciowych.
S± mo¿liwe ró¿ne rodzaje mierzenia Tp np. zale¿nie od szybko¶ci
narastania zbocza (skew), od tego czy wej¶cie by³o dedykowane lub
uniwersalne - w³a¶nie patrzê na ksi±¿kê o uk³adach programowalnych.
Je¶li nie masz specjalnych wymagañ np. co do szybkiego taktowania to
mo¿esz siê tym parametrem nieprzejmowaæ.
Pozdrawiam,
Radek
From: Maksymilian Dutka <maxdutka_at_nospam_usuntopoczta.onet.pl>
Subject: Re: CPLD, Pin to Pin delay
Date: Tue, 25 Apr 2006 18:50:57 +0200
Radek napisa³(a):
Maksymilian Dutka napisa³(a):
Witam, co w CPLD oznacza: Tp (Pin to Pin delay)?
Jest to czas reakcji na pojawienie siê zmiany stanu na jednym
z wej¶ciowych pinów i ewentualn± zmian± stanu na jednym z pinów
wyj¶ciowych.
To jest liczone dla ilu "bramek po drodze"?
S± mo¿liwe ró¿ne rodzaje mierzenia Tp
(...)
To ma byæ co¶ z rodziny XC9500XL, niestety na stronie producenta nie
mogê znale¼æ informacji na temat tego jak on oblicza Tp.
Je¶li nie masz specjalnych wymagañ np. co do szybkiego taktowania to
mo¿esz siê tym parametrem nieprzejmowaæ.
W tym ca³y problem ¿e uk³ad ma po¶redniczyæ miêdzy uC a kart± sieciow±,
i nie chcia³ bym zbytnio zwolniæ komunikacji. Bardzo prawdopodobne ¿e
uk³ad bêdzie równie¿ obs³ugiwa³ SDRAM-y. Niestety wraz ze wzrostem Tp
proporcjonalnie ro¶nie cena, wiêc chcia³bym dobraæ uk³ad w miarê optymalnie.
Pozdrawiam
MD
From: Radek <radkowal_at_nospam_mitsoft.com.pl>
Subject: Re: CPLD, Pin to Pin delay
Date: Tue, 25 Apr 2006 19:23:14 +0200
Maksymilian Dutka napisał(a):
Radek napisał(a):
Maksymilian Dutka napisał(a):
Witam, co w CPLD oznacza: Tp (Pin to Pin delay)?
Jest to czas reakcji na pojawienie siÄ™ zmiany stanu na jednym
z wejściowych pinów i ewentualną zmianą stanu na jednym z pinów
wyjściowych.
To jest liczone dla ilu "bramek po drodze"?
Tak oczywiście ten parametr będzie też zależał od czasu propagacji
sygnału wewnątrz układu. Dla Xilnxa serii XC9500 (cytując z książki):
Tpd = Tin + Tlogi + Tpdi + Tout
gdzie:
Tin - czas opóźnienia bufora wejściowego
Tlogi - czas opóźnienia układów kombinacyjnych makrokomórki
Tpdi - czas opóźnienia dla układu kombinacyjnego omijającego rejestr
wewnętrzny
Tout - czas opóźnienia bufora wyjściowego
Są możliwe różne rodzaje mierzenia Tp
(...)
To ma być coś z rodziny XC9500XL, niestety na stronie producenta nie
mogę znaleźć informacji na temat tego jak on oblicza Tp.
Proponuję ściągnąć pliki PDF dostępne łatwo na www Xilinxa.
Dla przykładu model XC9536XL ma Tpd maks 5ns i producent podaje
użyteczne taktowanie do 178MHz.
Jeśli nie masz specjalnych wymagań np. co do szybkiego taktowania to
możesz się tym parametrem nieprzejmować.
W tym cały problem że układ ma pośredniczyć między uC a kartą sieciową,
i nie chciał bym zbytnio zwolnić komunikacji. Bardzo prawdopodobne że
układ będzie również obsługiwał SDRAM-y. Niestety wraz ze wzrostem Tp
proporcjonalnie rośnie cena, więc chciałbym dobrać układ w miarę
optymalnie.
Sprawdź czas reakcji µC jaki zdołasz wycisnąć i porównaj go z tymi
kilkoma ns jakie oferuje CPLD. :)
Pozdrawiam,
Radek
From: Maksymilian Dutka <maxdutka_at_nospam_usuntopoczta.onet.pl>
Subject: Re: CPLD, Pin to Pin delay
Date: Tue, 25 Apr 2006 19:34:40 +0200
Radek napisał(a):
Maksymilian Dutka napisał(a):
Radek napisał(a):
Maksymilian Dutka napisał(a):
Witam, co w CPLD oznacza: Tp (Pin to Pin delay)?
Jest to czas reakcji na pojawienie siÄ™ zmiany stanu na jednym
z wejściowych pinów i ewentualną zmianą stanu na jednym z pinów
wyjściowych.
To jest liczone dla ilu "bramek po drodze"?
Tak oczywiście ten parametr będzie też zależał od czasu propagacji
sygnału wewnątrz układu. Dla Xilnxa serii XC9500 (cytując z książki):
Tpd = Tin + Tlogi + Tpdi + Tout
gdzie:
Tin - czas opóźnienia bufora wejściowego
Tlogi - czas opóźnienia układów kombinacyjnych makrokomórki
Tpdi - czas opóźnienia dla układu kombinacyjnego omijającego rejestr
wewnętrzny
Tout - czas opóźnienia bufora wyjściowego
(...)
Sprawdź czas reakcji µC jaki zdołasz wycisnąć i porównaj go z tymi
kilkoma ns jakie oferuje CPLD. :)
No to nie mam się czym przejmować, jak uC wyciągnie 3MHz na I/O to
będzie dobrze (ARM7)
Gdzieś coś mi się "obiło o oczy" że Tp to jest czas propagacji dla
"pojedynczej bramki" i dlatego się przestraszyłem ;)
Bardzo dziękuje za odpowiedź.
Pozdrawiam
MD