[Verilog] Synteza



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Następny
Wiadomość
Spis treści
From: "Marcin" <marcin.korkus_at_nospam_poczta.fm>
Subject: [Verilog] Synteza
Date: Thu, 8 Jun 2006 00:42:40 +0200


Hej

Przykladowo mam jakis model w jezyku Verilog. Jak najlepiej i
najprosciej mozna go sprawdzic pod katem syntezy?

Pozdrawiam



Poprzedni Następny
Wiadomość
Spis treści
From: "Greg\(G.Kasprowicz\)" <Grzegorz.Kasprowicz_at_nospam_CERN.CH>
Subject: Re: [Verilog] Synteza
Date: Thu, 8 Jun 2006 09:10:15 +0200




Przykladowo mam jakis model w jezyku Verilog. Jak najlepiej i
najprosciej mozna go sprawdzic pod katem syntezy?

sprobowac zsyntezowac?
sciagasz darmowe ISE lub quartusa, a nawet max++ i odpalasz, w tym ostatnim
podsbior syntezowalnych elementow jest jednak mniejszy niz w quartusie