Archiwum pl.misc.elektronika na elektroda.pl



Masz problem? Zapytaj na forum elektroda.pl

Poprzedni Następny
Wiadomość
Spis treści


jako device wybierz cyclone lub pozniejsze fpga;
po kompilacji zobacz wynik najpierw w rtl view,
a pozniej w technology wiev ...

dowcip polega na tym, ze czy uzywasz set czy clear,
flip-flop ma podlaczony port clear, na wyjsciu f-f
pojawia sie inwerter, jesli w uzyciu jest port set;
czyli:
set zeruje przerzutnik, a inwerter robi z tego
jedynke; negowane jest rowniez wejscie 'd';
wiec jest "stuck at VCC" jesli polaczysz set,
"stuck at GND" jesli polaczysz clear;


W projekcie było trochę RS asynchronicznych.

to jest bardzo zly pomysl, trzeba miec duza
praktyke, by zrobic pewnie dzialajacy, wiekszy
projekt asynchroniczny;

jezeli set czy clear sa generowane przez jakis
uklad kombinacyjny wewnatrz fpga, masz prawie
pewne, ze od czasu do czasu pojawiac sie beda
szpilki generowane przez rozny czas propagacji;
przerob ten projekt na uklad synchroniczny
jak bog przykazal, inaczej beda niekonczace sie
problemy;


i zastanow sie, czy nie lepiej napisac to w verilogu
[w ostatecznosci w vhdl ... :] bo ahdl to przywiazanie
sie do kompilatora altery, trzeba bedzie znow zmienic
platforme, to trzeba bedzie znow pisac od nowa;

Arek

JA



--
Wysłano z serwisu Usenet w portalu Gazeta.pl -> http://www.gazeta.pl/usenet/