Jak wymusić identyczną syntezę sygnałów n_write(0) i n_write(1) w VHDL?
VHDL - problemik
From: Gregor <pij_at_nospam_wiecej.piwa.a.nie.spamuj.pl>
Subject: VHDL - problemik
Date: Sat, 12 Feb 2005 22:23:23 GMT
Mam problem z niepotrzebna optymalizacja ze strony kompilatora VHDL
(pakiet Quartus Altery). Chodiz o nastepujacy fragment kodu
counten : in std_logic;
n_write : out std_logic_vector (1 downto 0);
...
writepulse : process (clk,reset) is
begin
if reset='0' then
n_write <= (others => '1');
elsif rising_edge(clk) then
n_write <= (others => not counten);
end if;
end process;
O ile sygnal n_write(0) jest syntetyzowany tak jak chce (jako przezutnik)
to n_write(1) jest (jak przypuszczam) kopia n_write(0) - na symulatorze
pojawia sie przesuniety o 7ns. Jak przekonac kompilator ze chce aby oba
wyjscia byly sytetyzowane identycznie? Nie chce ciagnac sygnalu z jednego
wyjscia zeby w przyszlosci moc przebudowac uklad
Dzieki
--
Tutaj sygnatura Grzegorza Domagały - jeśli chcesz wysłać do niego wiadomość
pisz pod adres grzegorz.domagata_at_nospam_chello.at i nie zapomnij dodać
"kielbaska dla cerbera" w treści albo Cerber zeżre twój list...
Strona domowa: http://members.chello.at/grzegorz.domagata/
From: Gregor <pij_at_nospam_wiecej.piwa.a.nie.spamuj.pl>
Subject: Re:VHDL - problemik
Date: Sun, 13 Feb 2005 13:23:25 GMT
No to sam sobie odpowiem :)
attribute preserve: boolean;
attribute preserve of n_write: signal is true;
--
Tutaj sygnatura Grzegorza Domagały - jeśli chcesz wysłać do niego wiadomość
pisz pod adres grzegorz.domagata_at_nospam_chello.at i nie zapomnij dodać
"kielbaska dla cerbera" w treści albo Cerber zeżre twój list...
Strona domowa: http://members.chello.at/grzegorz.domagata/
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: VHDL - problemik
Date: Mon, 14 Feb 2005 17:44:59 +0000
Gregor wrote:
No to sam sobie odpowiem :)
attribute preserve: boolean;
attribute preserve of n_write: signal is true;
Albo zrobic go jako virtual-pin - to moja ulubiona metoda :)
--
Jerry