Zasilanie FPGA Cyclone w obudowie PQFP240: napięcia, pobór prądu i schemat PCB
Zasilanie FPGA
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Zasilanie FPGA
Date: Thu, 17 Feb 2005 14:00:50 +0100
Witam,
wlasnie dostarczono mi Cyklona (nie przypuszczalem, ze obudowa
PQFP240 jest taka wielka... :->), wiec kontynuuje niedawno poruszony
temat zasilania. Z powodu potrzeby uzyskania duzej sprawnosci uklad
bedzie zasilany z przetwornicy impulsowej.
1. Jak wyglada sprawa jednoczesnosci podawania napiec
zasilajacych do Cyklona? Jezeli nie uda mi sie wygenerowac
wszystkich potrzebnych napiec na jednej przetwornicy, to
bede musial uzyc kilku. Czy jesli wystapi (a musi...) rozbieznosc
w czasie miedzy pojawieniem sie V_CORE i V_IO, to uklad
ulegnie uszkodzeniu?
2. Jakiego poboru pradu z szyn V_CORE i V_IO nalezy sie
spodziewac po Cyklonie taktowanym 65MHz, jesli steruje
on tylko logika CMOS 3,3V (tzn. z jego wyjsc nie pobiera
sie pradu do zasilania LED itp.)?
3. Jakiego szarpania poborem pradu nalezy sie spodziewac?
4. Jak poprowadzic zasilanie na plytce drukowanej? Z przyczyn
"technologicznych" bedzie ona tylko dwustronna, wiec VCC planes
odpadaja. Ze wzgledu na dosc prosty uklad polaczen chce
dac czesc sygnalowa na jednej warstwie, a zasilanie na drugiej.
Czy zastosowac jedna wielka plaszczyzne masy w ktorej osadzono
sciezki VCC, czy tez podzielic powierzchnie plytki na trzy obszary
podobnej wielkosci, jeden dla GND, drugi dla V_CORE, trzeci dla V_IO?
5. Co dac po stronie sygnalowej pod Cyklonem, duzy kwadrat GND,
czy puste miejsce?
6. Gdzie i czym odsprzegac zasilanie tego ukladu? Czy kondensatory
SMD 100nF na kazdym pinie zasilania, po stronie odwrotnej do
sygnalowej, wystarcza? Czy blisko pinow zasilania warto dac
kondensatory elektrolityczne Low ESR?
7. W jaki sposob zrobic porzadne zabezpieczenie nadnapieciowe
na szynie 3,3V?
Pozdrawiam
Piotr Wyderski
From: Marcin E. Hamerla <Xmeh4njusy_at_nospam_Xpoczta.Xonet.Xpl.removeX>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 14:16:13 +0100
Piotr Wyderski napisal(a):
4. Jak poprowadzic zasilanie na plytce drukowanej? Z przyczyn
"technologicznych" bedzie ona tylko dwustronna, wiec VCC planes
odpadaja. Ze wzgledu na dosc prosty uklad polaczen chce
dac czesc sygnalowa na jednej warstwie, a zasilanie na drugiej.
Czy zastosowac jedna wielka plaszczyzne masy w ktorej osadzono
sciezki VCC, czy tez podzielic powierzchnie plytki na trzy obszary
podobnej wielkosci, jeden dla GND, drugi dla V_CORE, trzeci dla V_IO?
W moich dwoch dosc nowych projektach siedzi 1k10 na plytce
dwustronnej. Core podlaczony do 2.5V, I/O do 3.3V. Wydaje mi sie, ze
sposob podlaczenia zasilania i masy do ukladu opracowalem w sposob
optymalny. Jesli chcesz, to moge Ci podrzucic gerbery lub baze danych
programu CAD abys sobie to podejrzal....
6. Gdzie i czym odsprzegac zasilanie tego ukladu? Czy kondensatory
SMD 100nF na kazdym pinie zasilania, po stronie odwrotnej do
sygnalowej, wystarcza? Czy blisko pinow zasilania warto dac
kondensatory elektrolityczne Low ESR?
Dalbym tylko 100n przy kazdym pinie zasilania lub, jesli miejsca
brakuje, to przy wiekszosci pinow zasilania od kazdej strony.
Ja daje caps zawsze po tej stronie gdzie jest PLD. Wszystkie elmenty
SMD sa po tej samej stronie - $$$. Aha, sformulowanie warstwa
sygnalowa jest co najmniej niejasne ;--)/
--
Pozdrowienia, Marcin E. Hamerla
"Jak ja was, kurrwy, nienawidzę, jak do was bym z kałacha bił."
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 14:38:07 +0100
Marcin E. Hamerla wrote:
W moich dwoch dosc nowych projektach siedzi 1k10 na plytce
dwustronnej. Core podlaczony do 2.5V, I/O do 3.3V. Wydaje mi sie, ze
sposob podlaczenia zasilania i masy do ukladu opracowalem w sposob
optymalny. Jesli chcesz, to moge Ci podrzucic gerbery lub baze danych
programu CAD abys sobie to podejrzal....
Poprosze gerbery, bo nie wiem o jakim konkretnie programie CAD mowisz,
ale z prawdopodobienstwem graniczacym z pewnoscia go nie mam.
Dalbym tylko 100n przy kazdym pinie zasilania lub, jesli miejsca
brakuje, to przy wiekszosci pinow zasilania od kazdej strony.
Miejsce nie jest czynnikiem krytycznym, tylko nie wiem, skad
wziac mase o niskiej impedancji po stronie FPGA. No chyba, ze
przez VIA ukryte w pinach kondensatorow -- mozna tak?
Wszystkie elmenty SMD sa po tej samej stronie - $$$.
Mnie to ograniczenie nie dotyczy, jesli wszystko pojdzie
dobrze, to wyprodukuje jedna sztuke urzadzenia. :->
Aha, sformulowanie warstwa sygnalowa jest co najmniej niejasne ;--)
To ta, po ktorej znajduje sie FPGA i sciezki prowadzace wychodzace
z niej sygnaly logiczne. Warstwa zasilania to przeciwna strona plytki. :-)
Pozrdawiam
Piotr Wyderski
From: "Marek Dzwonnik" <mdz_at_nospam_WIADOMO_PO_CO_TO.message.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 14:46:40 +0100
UĹźytkownik "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl> napisaĹ w
wiadomoĹci news:cv24i4$vbn$1_at_nospam_news.dialog.net.pl
1. Jak wyglada sprawa jednoczesnosci podawania napiec
zasilajacych do Cyklona? Jezeli nie uda mi sie wygenerowac
wszystkich potrzebnych napiec na jednej przetwornicy, to
bede musial uzyc kilku. Czy jesli wystapi (a musi...) rozbieznosc
w czasie miedzy pojawieniem sie V_CORE i V_IO, to uklad
ulegnie uszkodzeniu?
Nie znam konktretnego przypadku, i nie wiem na_pewno, ale...
IIRC (!) kwestia kolejnoĹci zaĹÄ
czania napiÄÄ zasilajÄ
cych wynikaĹa z
koniecznoĹci poprawnego spolaryzowania struktury. W pierwszej kolejnoĹci
musiaĹo siÄ pojawiÄ napiecie najniĹźsze - tzn. to, ktĂłre polaryzowalo
podĹoĹźe i zapewniaĹo funkcjonowanie izolacji zĹÄ
czowej. Np. w starych DRAM
zasilanych napieciami dodatnimi (+12V, +5V) i ujemnym (-5V) , brak tego
ostatniego powodowaĹ depolaryzacjÄ i usmaĹźenie koĹci przez pozostaĹe ĹşrĂłdĹa
zasilania.
W Twoim wypadku podloĹźe jest na potencjale GND wiÄc zawsze bÄdzie
najniĹźej.
--
Marek Dzwonnik, GG: #2061027 - zwykle jako 'niewidoczny'
(Uwaga Gadu-Gadulcowicze: Nie odpowiadam na anonimy.)
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 14:50:35 +0100
Marek Dzwonnik wrote:
W Twoim wypadku podloĹźe jest na potencjale GND wiÄc zawsze bÄdzie
najniĹźej.
A wiec jesli rozbieznosci w pojawianiu sie napiec nie beda siegaly,
powiedzmy,
tygodnia, to mam sie tym nie przejmowac, dobrze zrozumialem? :-)
Pozdrawiam
Piotr Wyderski
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 14:11:56 +0000
W Twoim wypadku podloĹźe jest na potencjale GND wiÄc zawsze bÄdzie
najniĹźej.
A wiec jesli rozbieznosci w pojawianiu sie napiec nie beda siegaly,
powiedzmy,
tygodnia, to mam sie tym nie przejmowac, dobrze zrozumialem? :-)
Nawet i miesiaca nie musisz sie bac. Cyclone sa zrobione tak,
zeby przezyc dowolne timingi zasilania - oni to siakos
hot-plug czy hot-costam w PDFie nazwali.
--
Jerry
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 15:45:11 +0100
jerry1111 wrote:
Nawet i miesiaca nie musisz sie bac. Cyclone sa zrobione tak,
zeby przezyc dowolne timingi zasilania - oni to siakos
hot-plug czy hot-costam w PDFie nazwali.
No to jeden bardzo powazny problem z glowy, dzieki!
Pozdrawiam
Piotr Wyderski
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 14:09:05 +0000
1. Jak wyglada sprawa jednoczesnosci podawania napiec
zasilajacych do Cyklona? Jezeli nie uda mi sie wygenerowac
Cykolny sa trouble-free pod tym wzgledem. Gdzies w ichnim
PDFie jest notka ze maja dowolnosc zalaczania zasilan.
Ja w swoich ukladach stosuje LM2676 (do robienia 3v3)
i za tym jest TPS76715 (1.5V + reset).
Wiekszosc Cyclonow to EP1C3T144
2. Jakiego poboru pradu z szyn V_CORE i V_IO nalezy sie
spodziewac po Cyklonie taktowanym 65MHz, jesli steruje
on tylko logika CMOS 3,3V (tzn. z jego wyjsc nie pobiera
sie pradu do zasilania LED itp.)?
Mozesz sie spodziewac od 0 + prad_pinow do X + prad pinow.
X zalezy od tego, co sie dzieje w srodku FPGA - czyli ile
przerzutnikow jednoczesnie sie przelacza, ile bitow jednoczesnie
zmienia swoj stan.
W niektorych seriach Cyclonow (nie wiem czy one sa jeszcze sprzedawane)
byl problem z zasilaniem. Podczas narastania napiecia zasilajacego
Vcore (1.5V) uklad w pewnym momencie (chyba w okolicach Vcore=0.8V)
zaczynal pobierac straszny prad (kilka A). W wiekszosci stabilizatorow
wlaczalo sie wtedy zabezpieczenie i trzymalo 0.7V na wyjsciu => spalenie
Cyclona.
3. Jakiego szarpania poborem pradu nalezy sie spodziewac?
Zalezy od designu.
4. Jak poprowadzic zasilanie na plytce drukowanej? Z przyczyn
"technologicznych" bedzie ona tylko dwustronna, wiec VCC planes
odpadaja. Ze wzgledu na dosc prosty uklad polaczen chce
dac czesc sygnalowa na jednej warstwie, a zasilanie na drugiej.
Duzo rozrzuconych pojemnosci. Pamietaj, ze kondensatory im mniejsze,
tym sprawniejsze (mniejsze ESR i ESL). Ja daje 0402 albo 0603.
Pamietaj, ze przelotki maja swoja indukcyjnosc, wiec staraj sie dac
kondziorki jak najblizej nozek Cyklona. Wrzuc 22 albo 47n bezposrednio
na nozki, rozrzuc "w okolicach" siakies 100n/220n i kilka tantali.
Czy zastosowac jedna wielka plaszczyzne masy w ktorej osadzono
sciezki VCC, czy tez podzielic powierzchnie plytki na trzy obszary
podobnej wielkosci, jeden dla GND, drugi dla V_CORE, trzeci dla V_IO?
Tutaj nie wiem - mialem problemy z dwiema warstwami. Problemy ze
najpierw zasilanie nie chcialo sie w sensowny sposob poukladac na
plytce, a po zrobieniu prototypa bylo duzo szumow na zasilaniu.
Efekt? Cholerstwo zrobilo sie wrazliwe na zaklocenia.
Efekt koncowy? Odzalowalem kase na 6-stronna plytke :-(
5. Co dac po stronie sygnalowej pod Cyklonem, duzy kwadrat GND,
czy puste miejsce?
GND masz juz w strukturze. IMHO najlepiej dac tam troche niskostratnych
pojemnosci :-)
6. Gdzie i czym odsprzegac zasilanie tego ukladu? Czy kondensatory
SMD 100nF na kazdym pinie zasilania, po stronie odwrotnej do
sygnalowej, wystarcza? Czy blisko pinow zasilania warto dac
kondensatory elektrolityczne Low ESR?
Im blizej pinow, tym mniejsze pojemnosci uzywaj. Czestotliwosci >100MHz
i tak nie odfiltrujesz (one juz sa filtrowane w srodku FPGA z powodu
R i L doprowadzen).
7. W jaki sposob zrobic porzadne zabezpieczenie nadnapieciowe
na szynie 3,3V?
Trzeba? Daj zenerke 3V3 i wsadz gdzies polimera. Cykolny maja siakas
tolerancje - AFAIR do 3.8V
Aha - ja troche z tym cholerstwem walczylem, wiec w razie pytan wiesz
gdzie atakowac :-)
--
Jerry
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 15:41:38 +0100
jerry1111 wrote:
Cykolny sa trouble-free pod tym wzgledem.
No to kamien z serca, powaznie.
Wiekszosc Cyclonow to EP1C3T144
A czy oprocz peryferiow zaleznych od designu
wchodzi Ci w ten 1C3 jeszcze Nios?
Mozesz sie spodziewac od 0 + prad_pinow do X + prad pinow.
X zalezy od tego, co sie dzieje w srodku FPGA - czyli ile
przerzutnikow jednoczesnie sie przelacza, ile bitow jednoczesnie
zmienia swoj stan.
Oczywiscie, ale chodzi mi o oszacowanie ograniczenia gornego,
a nie podania dokladnej wartosci. Jesli to cos pomoze, to w FPGA
beda dwa potoki po ~20 warunkowych sumatorow/subtraktorow
18-bitowych, pracujace na 65MHz, potokowy multiplikator 18-bitowy
(albo dwa), sterownik LCD, koder/dekoder TDMA do wspolpracy z
kodekiem AC-97, interfejs do SDRAMu na 130MHz i "bzdurki" typu
interfejs do karty CF, MMC/SD. Jak sie zmiesci, to byc moze dam
tam tez Niosa i odciaze DSP.
Zbudowanie zbyt cherlawej przetwornicy mogloby miec tragiczne
skutki dla dzialania ukladu, a "spawarki" tez nie ma sensu tam
wkladac. Czy jesli zaloze, ze FPGA zje nie wiecej niz po 2,5A na
V_CORE i V_IO, to bedzie to wystarczajacy margines bezpieczenstwa?
W niektorych seriach Cyclonow (nie wiem czy one sa jeszcze sprzedawane)
byl problem z zasilaniem. Podczas narastania napiecia zasilajacego
Vcore (1.5V) uklad w pewnym momencie (chyba w okolicach Vcore=0.8V)
zaczynal pobierac straszny prad (kilka A).
Czytalem o tym (tylko gdzie...?), ale myslalem, ze te kilka A
to ich prad nominalny i nic zlego sie im od tego nie stanie. :-)
Duzo rozrzuconych pojemnosci. Pamietaj, ze kondensatory im mniejsze,
tym sprawniejsze (mniejsze ESR i ESL). Ja daje 0402 albo 0603.
Mam 0805, nadadza sie? BTW, te 0402 to jak Ty lutujesz?! :-)
Pamietaj, ze przelotki maja swoja indukcyjnosc, wiec staraj sie dac
kondziorki jak najblizej nozek Cyklona.
OK.
5. Co dac po stronie sygnalowej pod Cyklonem, duzy kwadrat GND,
czy puste miejsce?
GND masz juz w strukturze. IMHO najlepiej dac tam troche niskostratnych
pojemnosci :-)
Chodzi mi o to, co dac bezposrednio pod ukladem, a nie po drugiej stronie
plytki.
7. W jaki sposob zrobic porzadne zabezpieczenie nadnapieciowe
na szynie 3,3V?
Trzeba?
Wolalbym tak, na tej plytce beda uklady o lacznej wartosci rzedu
duzych kilkustet PLN. Jak mi to pojdzie z dymem, to sie potne... ;-(
Aha - ja troche z tym cholerstwem walczylem, wiec w razie pytan wiesz
gdzie atakowac :-)
Jasne, dziekuje za propozycje. :-)
Pozdrawiam
Piotr Wyderski
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 15:13:45 +0000
A czy oprocz peryferiow zaleznych od designu
wchodzi Ci w ten 1C3 jeszcze Nios?
2 male albo 1 duzy i troche luzu. Nios generalnie
to 1000-1500-2000 LE (zalezy od wielkosci i ilosci
peryferiow w Niosie).
Oczywiscie, ale chodzi mi o oszacowanie ograniczenia gornego,
a nie podania dokladnej wartosci. Jesli to cos pomoze, to w FPGA
beda dwa potoki po ~20 warunkowych sumatorow/subtraktorow
18-bitowych, pracujace na 65MHz, potokowy multiplikator 18-bitowy
Czy jestes pewny ze wszystko wsadzone do jednego FPGA "pojdzie"
na 65MHz? Syntezowales juz design?
(albo dwa), sterownik LCD, koder/dekoder TDMA do wspolpracy z
kodekiem AC-97, interfejs do SDRAMu na 130MHz i "bzdurki" typu
interfejs do karty CF, MMC/SD. Jak sie zmiesci, to byc moze dam
tam tez Niosa i odciaze DSP.
Zbudowanie zbyt cherlawej przetwornicy mogloby miec tragiczne
skutki dla dzialania ukladu, a "spawarki" tez nie ma sensu tam
wkladac. Czy jesli zaloze, ze FPGA zje nie wiecej niz po 2,5A na
V_CORE i V_IO, to bedzie to wystarczajacy margines bezpieczenstwa?
IMHO powinno starczyc. Sa siakies kalkulatory do tego, ale...
ale 2.5A starczy :-)
W niektorych seriach Cyclonow (nie wiem czy one sa jeszcze sprzedawane)
byl problem z zasilaniem. Podczas narastania napiecia zasilajacego
Vcore (1.5V) uklad w pewnym momencie (chyba w okolicach Vcore=0.8V)
zaczynal pobierac straszny prad (kilka A).
Czytalem o tym (tylko gdzie...?), ale myslalem, ze te kilka A
to ich prad nominalny i nic zlego sie im od tego nie stanie. :-)
Nie - to prad chwilowy. Poprawili w nowych "wypustach" wiec nie powinno
byc wielkiego problemu. Ja mialem jedna taka kostke w ktorej efekt
wystepowal. Gdzies na stronach Altery sa podane numery serii z tym
bledem.
Duzo rozrzuconych pojemnosci. Pamietaj, ze kondensatory im mniejsze,
tym sprawniejsze (mniejsze ESR i ESL). Ja daje 0402 albo 0603.
Mam 0805, nadadza sie? BTW, te 0402 to jak Ty lutujesz?! :-)
Peseta i lupa :-)
Aha - setka Wyborowej przed montazem (uspokaja rece) :-)
Chodzi mi o to, co dac bezposrednio pod ukladem, a nie po drugiej stronie
plytki.
Cholera wie - pewnie wyjda Ci siakies przelotki/sciezki z pinow...
7. W jaki sposob zrobic porzadne zabezpieczenie nadnapieciowe
na szynie 3,3V?
Trzeba?
Wolalbym tak, na tej plytce beda uklady o lacznej wartosci rzedu
duzych kilkustet PLN. Jak mi to pojdzie z dymem, to sie potne... ;-(
Wieksza zenerka na 3V3 i polimer?
--
Jerry
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 16:41:58 +0100
jerry1111 wrote:
2 male albo 1 duzy i troche luzu. Nios generalnie
to 1000-1500-2000 LE (zalezy od wielkosci i ilosci
peryferiow w Niosie).
Myslalem, ze wkladales je w 1C6, a nie 1C3, tak przynajmniej
zrozumialem jeden z Twoich dawniejszych listow. Ale tak male
zuzycie zestawu LE jest pocieszajace.
Czy jestes pewny ze wszystko wsadzone do jednego
FPGA "pojdzie" na 65MHz?
Wszystko nie musi chodzic na 65MHz, tylko CORDIC
(czyli te sumatory). No i interfejs do SDRAMu.
Syntezowales juz design?
Jeszcze nie umiem go w pelni zapisac. :-( Ale widzialem
CORDIC wsadzony w 1C12 i chodzacy na ~100MHz, wiec
nie powinno byc wiekszego problemu z timingami.
Cholera wie - pewnie wyjda Ci siakies przelotki/sciezki z pinow...
Zapewne, ale pod EP1C6Q240C6 jest jakies _9 cm^2_
miejsca, a tyle przelotki na pewno nie zuzyja. :-)
Wieksza zenerka na 3V3 i polimer?
Hm, a moze to jest rozwiazanie...
Pozdrawiam
Piotr Wyderski
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 17:50:50 +0000
Czy jestes pewny ze wszystko wsadzone do jednego
FPGA "pojdzie" na 65MHz?
Wszystko nie musi chodzic na 65MHz, tylko CORDIC
(czyli te sumatory). No i interfejs do SDRAMu.
Chcesz kilka domen zegarowych? To uwazaj na polaczeniach
miedzy nimi :-)
IMHO najbezpieczniej byloby zasilic scalaka z 65MHz
i pozostale (wolniejsze) zegarki niech se PLLem
porobi synchronicznie do 65MHz.
Zapewne, ale pod EP1C6Q240C6 jest jakies _9 cm^2_
miejsca, a tyle przelotki na pewno nie zuzyja. :-)
Jak juz nie ma co z miejscem na plytce zrobic, to dac mase.
Ale to nie bedzie IMHO krytyczne
Wieksza zenerka na 3V3 i polimer?
Hm, a moze to jest rozwiazanie...
IMHO sensowne - polimery to wygodne bestie.
--
Jerry
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 19:08:36 +0100
jerry1111 wrote:
IMHO najbezpieczniej byloby zasilic scalaka z 65MHz
i pozostale (wolniejsze) zegarki niech se PLLem
porobi synchronicznie do 65MHz.
Zamierzalem to zrealizowac w dokladnie ten sposob,
tylko zamiast marnowania PLL-i chcialem po prostu
zastosowac dzielniki. Jednym PLL-em chce wygenerowac
130MHz dla interfejsu do SDRAM, a drugi jest mi
chwilowo niepotrzebny, byc moze DAC-a z niego bede
taktowal. :-)
Jak juz nie ma co z miejscem na plytce zrobic, to dac mase.
OK.
Pozdrawiam
Piotr Wyderski
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 18:34:16 +0000
IMHO najbezpieczniej byloby zasilic scalaka z 65MHz
i pozostale (wolniejsze) zegarki niech se PLLem
porobi synchronicznie do 65MHz.
Zamierzalem to zrealizowac w dokladnie ten sposob,
tylko zamiast marnowania PLL-i chcialem po prostu
zastosowac dzielniki. Jednym PLL-em chce wygenerowac
130MHz dla interfejsu do SDRAM, a drugi jest mi
chwilowo niepotrzebny, byc moze DAC-a z niego bede
taktowal. :-)
Dzielniki wprowadza przesuniecie fazowe... czyli
bedziemy mieli (z punktu widzenia logiki) niezsynchronizowane
zegary. A tego nie chcemy :-)
--
Jerry
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Thu, 17 Feb 2005 20:22:51 +0100
jerry1111 wrote:
Dzielniki wprowadza przesuniecie fazowe... czyli
bedziemy mieli (z punktu widzenia logiki) niezsynchronizowane
zegary. A tego nie chcemy :-)
BTW, chodze sobie wlasnie po stronie Altery i sciagam
opencores. Okazuje sie, ze to, co ja chcialem miec na
65MHz zrobili na Stratixie z fmax=405MHz. Tak wiec tym
sie nie martwie. :-)
Czy do uzywania Niosa trzeba sciagnac ten 301MiB instalator? :-(
Pozdrawiam
Piotr Wyderski
Date: Fri, 18 Feb 2005 01:38:35 +0100
From: badworm <nospam_at_nospam_post.pl>
Subject: Re: Zasilanie FPGA
Dnia 2005-02-17 20:22, Użytkownik Piotr Wyderski napisał:
Czy do uzywania Niosa trzeba sciagnac ten 301MiB instalator? :-(
Właśnie, dlaczego oprogramowanie związane z układami programowalnymi
jest takie duże? Max+Plus to około 50MB, Quartus II to już ponad 150MB a
Webpack ISE Xilinxa to ponad 200MB a service pack do niego jescze więcej
-( Czyżby producenci byli aż tak leniwi i nie chciało im się
optymalizować programów pod kątem zajmowanego miejsca?
--
Pozdrawiam Bad Worm badworm{"a" w kolku}post[punkt]pl
GG# 2400455 ICQ# 320399066
http://dobreprogramy.pl/index.php?dz=8&a=24
http://browsehappy.pl/
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Fri, 18 Feb 2005 11:02:08 +0000
BTW, chodze sobie wlasnie po stronie Altery i sciagam
opencores. Okazuje sie, ze to, co ja chcialem miec na
65MHz zrobili na Stratixie z fmax=405MHz. Tak wiec tym
sie nie martwie. :-)
To na najszybszym Cyclonie moze wyjsc na 50MHz tylko :-)
Bo np: uzyli embedded dsp-blocks ze Stratixa, a w Cyclonach
trza je na piechote skladac z bramek.
Czy do uzywania Niosa trzeba sciagnac ten 301MiB instalator? :-(
A ja wiem?
Ja se kupilem Nios DevKit (uzywajac University Program, wiec byl
tani :-) )
Generalnie zeby cokolwiek zrobic to musisz miec Quartusa (na 99%
dla Ciebie starczy WebEdition)
--
Jerry
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Fri, 18 Feb 2005 14:28:33 +0100
jerry1111 wrote:
To na najszybszym Cyclonie moze wyjsc na 50MHz tylko :-)
E tam, zrobilem test: 20-bitowa lpm_add_sub megafunction,
czyli jeden stopien potoku, potrzebuje ~10 ns. Czyli 100 MHz. :-)
Potestowalem tez multiplikatory: 16x16 signed potrzebuje 417
LE w trybie jednocyklowym i dziala z fmax = 50 MHz, a z
pipeliningiem zajmuje ~360 LE. To gdzie tu zysk?
Inny test: 4-bitowy lpm_add_sub potrzebuje ~10ns, a tylko
64-bitowy ~20 ns. Ten timer analyser na pewno dziala dobrze? :-)
BTW, referencyjna lpm_nco CORDIC megafunction jest bez
sensu w demie DDC, mozna to zrobic znacznie lepiej. :-)))
Bo np: uzyli embedded dsp-blocks ze Stratixa, a w Cyclonach
trza je na piechote skladac z bramek.
Uzyli multiplikatorow, ale w tym zastosowaniu wcale nie trzeba
ich uzywac -- mozna zastosowac hybrydowy oscylator-mieszacz
CORDIC, zamiast osobnego oscylatora na CORDICu i mieszacza
na dwoch multiplikatorach:
http://www.cps.unizar.es/~te/Docencia_archivos/eledigcom_archivos/ddc.pdf
Ot, taka sztuczka, widocznie nieznana autorowi reference design
-- na Cyclonie zaplacil za niedoinformowanie ~900 nadmiarowych LE. :->
Generalnie zeby cokolwiek zrobic to musisz miec Quartusa (na 99%
dla Ciebie starczy WebEdition)
Mam Quartusa, wlasnie takiego, i juz mniej wiecej rozumiem, czego
on ode mnie chce. :-> Tylko jeszcze nie wiem w jaki sposob robic bloki
funkcjonalne w tym graficznym edytorku, tzn. ukrywac strukture i miec
np. modul DDC z okreslonymi wejsciami i wyjsciami, a jego implementacje
zrobic sobie w innym okienku. Narazie wszystko lepie na jednym ekranie. :-(
Pozdrawiam
Piotr Wyderski
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Fri, 18 Feb 2005 14:11:47 +0000
Piotr Wyderski wrote:
To na najszybszym Cyclonie moze wyjsc na 50MHz tylko :-)
E tam, zrobilem test: 20-bitowa lpm_add_sub megafunction,
czyli jeden stopien potoku, potrzebuje ~10 ns. Czyli 100 MHz. :-)
Ale jak to robiles? Zmierzyles ze 10ns, czy po kompilacji Quartus
powiedzial ze Fmax_clk=100MHz?
Potestowalem tez multiplikatory: 16x16 signed potrzebuje 417
LE w trybie jednocyklowym i dziala z fmax = 50 MHz, a z
pipeliningiem zajmuje ~360 LE. To gdzie tu zysk?
W pipeliningu mozesz zyskac 30% Fmax. Czyli uklad bedzie
produkowac wynik nie w jednym, lecz w 3 cyklach zegara,
ale za to szybszych :-)
Inny test: 4-bitowy lpm_add_sub potrzebuje ~10ns, a tylko
64-bitowy ~20 ns. Ten timer analyser na pewno dziala dobrze? :-)
A bo ja wiem cos Ty analizowal? Ale coraz bardziej dochodze
do wniosku ze cos zle. Podeslij lepiej te symulacje :-)
BTW, referencyjna lpm_nco CORDIC megafunction jest bez
sensu w demie DDC, mozna to zrobic znacznie lepiej. :-)))
Wiesz, DSP kita bede miec pod koniec marca (jak dobrze pojdzie).
Wtedy daj mi z miesiac i bede wiedzial wiecej. Na razie raczej
obchodzilem robienie DSP w alterze (poza regulatorem PID, ale
skonczony tylko w 90%).
Bo np: uzyli embedded dsp-blocks ze Stratixa, a w Cyclonach
trza je na piechote skladac z bramek.
Uzyli multiplikatorow, ale w tym zastosowaniu wcale nie trzeba
ich uzywac -- mozna zastosowac hybrydowy oscylator-mieszacz
CORDIC, zamiast osobnego oscylatora na CORDICu i mieszacza
na dwoch multiplikatorach:
http://www.cps.unizar.es/~te/Docencia_archivos/eledigcom_archivos/ddc.pdf
Ot, taka sztuczka, widocznie nieznana autorowi reference design
-- na Cyclonie zaplacil za niedoinformowanie ~900 nadmiarowych LE. :->
-)
Generalnie zeby cokolwiek zrobic to musisz miec Quartusa (na 99%
dla Ciebie starczy WebEdition)
Mam Quartusa, wlasnie takiego, i juz mniej wiecej rozumiem, czego
on ode mnie chce. :-> Tylko jeszcze nie wiem w jaki sposob robic bloki
funkcjonalne w tym graficznym edytorku, tzn. ukrywac strukture i miec
np. modul DDC z okreslonymi wejsciami i wyjsciami, a jego implementacje
zrobic sobie w innym okienku. Narazie wszystko lepie na jednym ekranie. :-(
Gdzies powinno byc cos w stylu 'generate symbol file' albo podobnie -
wezmie wszystkie porty (traktuje to teraz jak piny scalaka) i te
porty bedziesz mial otoczone prostokatem :-)
Wiesz co, te symulacje to moze lepiej przeslij - sprawdzimy co to jest :)
--
Jerry
From: "Piotr Wyderski" <wyderskiREMOVE_at_nospam_ii.uni.wroc.pl>
Subject: Re: Zasilanie FPGA
Date: Fri, 18 Feb 2005 15:40:53 +0100
jerry1111 wrote:
Ale jak to robiles? Zmierzyles ze 10ns, czy po kompilacji Quartus
powiedzial ze Fmax_clk=100MHz?
Wszystko jest teoretyczne, ja jeszcze tego FPGA nie uruchomilem.
Wyklikalem sobie projekt testowy, ustawilem rodzine na "Cyclone",
autofiter itp. i kazalem skompilowac. W raporcie bylo pole "timing
analysis", a w niej cos, co sie chyba nazywalo "the longest signal path"
i podane ~10 ns. Jak zwiekszalem liczbe bitow, to ten czas rosl.
O zegarze nic nie pisal, bo ten sumator jest ukladem kombinacyjnym.
Gdy robilem multiplikator potokowy, to cos tam pisal o chyba 283MHz.
Ale powtarzam, ze widzialem projekt DDC na Cyclonie 1C12
i on dzialal szybciej niz ja oczekuje od swojego ukladu.
W pipeliningu mozesz zyskac 30% Fmax. Czyli uklad bedzie
produkowac wynik nie w jednym, lecz w 3 cyklach zegara,
ale za to szybszych :-)
To wiem. :-) Chodzi mi o zysk w zlozonosci sprzetowej ukladu.
A bo ja wiem cos Ty analizowal? Ale coraz bardziej dochodze
do wniosku ze cos zle. Podeslij lepiej te symulacje :-)
Nie wiem jak. Moge Ci wyslac zzipowany projekt.
Pozdrawiam
Piotr Wyderski
From: jerry1111 <pleaseJERRY1111nomorespam_at_nospam_wp.pl>
Subject: Re: Zasilanie FPGA
Date: Fri, 18 Feb 2005 16:19:25 +0000
Wszystko jest teoretyczne, ja jeszcze tego FPGA nie uruchomilem.
Wyklikalem sobie projekt testowy, ustawilem rodzine na "Cyclone",
autofiter itp. i kazalem skompilowac. W raporcie bylo pole "timing
analysis", a w niej cos, co sie chyba nazywalo "the longest signal path"
i podane ~10 ns. Jak zwiekszalem liczbe bitow, to ten czas rosl.
O zegarze nic nie pisal, bo ten sumator jest ukladem kombinacyjnym.
To diabli wiedza jakiego Fmax sie spodziewac. Ale calkiem
mozliwe ze trza to pomnozyc przez 2 (zeby sie zmiescic
w jednej polowce zegara). Albo i nie trzeba - zalezy :-)
Gdy robilem multiplikator potokowy, to cos tam pisal o chyba 283MHz.
) spoko.
W pipeliningu mozesz zyskac 30% Fmax. Czyli uklad bedzie
produkowac wynik nie w jednym, lecz w 3 cyklach zegara,
ale za to szybszych :-)
To wiem. :-) Chodzi mi o zysk w zlozonosci sprzetowej ukladu.
Takiego nie ma - ale masz wiekszy throughput.
Nie wiem jak. Moge Ci wyslac zzipowany projekt.
Pewnie starczy :-)
Ale popatrze dopiero w poniedzialek. Zara ide zwiedzac lokalne
puby :-)
--
Jerry